版图寄生效应

版图设计中的寄生参数分析1．引言正如我们了解的，工艺层是芯片设计的重要组成部分。

一层金属搭在另一层金属上面，一个晶体管靠近另一个晶体管放置，而且这些晶体管全部都是在衬底上制作的。

只要在工艺制造中引入了两种不同的工艺层，就会产生相应的寄生器件，这些寄生器件广泛地分布在芯片各处，更糟糕的是我们无法摆脱它们。

寄生器件是我们非常不希望出现的，它会降低电路的速度，改变频率响应或者一些意想不到的事情发生。

既然寄生是无法避免的，那么电路设计者就要充分将这些因素考虑进去，尽量留一些余量以便把寄生参数带来的影响降至最低。

2．寄生参数的种类寄生参数主要包括了电容寄生、电阻寄生，和电感寄生。

2．1 寄生电容图1所呈现的是在不同金属层之间以及它们与衬底之间产生的电容情况：图(1) 无处不在的寄生电容由上图我们可以看到寄生电容无处不在。

不过需要了解的是即使寄生电容很多，但是如果你的电路设计对电容不十分敏感的时候，我们完全可以忽略它们。

但当电路的设计要求芯片速度很快的时候，或者频率很高时，这些寄生的电容就显得格外重要了。

一般来说，在一个模拟电路中，只要频率超过20MHz 以上，就必须对它们给予注意，否则，它有可能会毁掉你的整个芯片。

减少寄生电容可以从以下几个方面入手：(1)导线长度如果你被告知某个区域的寄生参数要小，最直接有效的方法就是尽量减小导线长度，因为导线长度小的话，与它相互作用而产生的电容例如金属或者衬底层的电容就会相应地减小，这个道理显而易见。

(2)金属层的选择另一种解决的办法则是你的金属层选择。

起主要作用的电容通常是导线与衬底之间的电容，图2则说明了衬底电容对芯片的影响。

Noisy Quiet图(2) 衬底电容产生的噪声影响如上所示，电路1和电路2都对地产生了一个衬底电容，衬底本身又有一个寄生电阻，这样一来电路1的噪声就通过衬底耦合到电路2上面，这是我们不希望看到的。

(设法使所有的噪声都远离衬底）因此我们改变一下金属层，通常情况下，最高金属层所形成的电容总是最小的。

应用Calibre xRC 辅助模拟电路版图纠错威盛电子（中国）有限公司 蔡光杰[摘要]在模拟电路设计中，在版图完成之后进行带寄生参数仿真是必要的，该仿真能够检查实际的版图在多大程度上符合我们的设计要求。

Calibre xRC是一款优秀的版图寄生电阻电容抽取工具，它能提供非常详细的寄生参数信息。

但是，越是详细的寄生参数网表就必然导致越长的仿真时间，这往往给电路的后仿真带来一些不方便，增加电路纠错的周期。

本文将根据实际工作的经验，介绍如何使用Calibre xRC的RC-Reduction和Lumped C功能来简化寄生参数网表，以缩短电路纠错的周期，以及在实际中的应用效果。

1．寄生电阻电容对模拟电路的影响在模拟电路设计中，电路中的各种寄生效应对性能影响很大。

一般来说，寄生电阻和寄生电容对电路的影响最为明显。

如果忽略寄生效应的影响，会导致仿真结果偏离了真实情况，甚至会出现错误的结果。

如果能抽取出这些寄生效应的数据，结合电路进行仿真，就能够比较准确的模拟真实电路的特性。

Calibre xRC 为我们提供了抽取电路寄生参数的解决方案。

通过对电路版图的分析，Calibre xRC能够抽取对电路性能影响最为重要的寄生电阻和寄生电容。

然而随着电路的复杂度上升，我们抽取出来的带有寄生电容和寄生电阻的网表变得巨大而且复杂，使用这样的网表进行仿真需要的时间也变得非常长。

如果我们通过仿真发现电路存在问题，需要寻找问题所在并要进行多次仿真，则可以通过Calibre xRC 的一些选项来简化网表，并且使得问题更容易被发现。

下面两个例子分别使用RC-Reduction和Lumped C来简化后仿真网表，并且使我们能迅速找到问题所在。

2．快速定位影响电路性能的主要寄生电阻下面举的例子是应用在Audio方面的电路，如图1所示，相对应的版图如图2所示。

图1图2这是一个单声道功率放大器，带音量调节功能和静音功能。

电路由三部分组成，功率放大器，可调电阻单元，数字逻辑控制单元。

pedestrian初级会员注册日期: Sep 2001 来自:发帖数量: 3电容的介质吸收的图示pedestrian 上传了这个图片:向版主反映这个帖子| < a>09-18-2001 09:09 PMpedestrian初级会员注册日期: Sep 2001 来自:发帖数量: 3电容器的寄生效应我们都希望我们所用的电容器是一个理想的电容器，但事实并非如我们所愿。

实际电容器存在一些寄生效应：电容泄漏电阻Rp、串联损耗电阻Rs、串联电感Ls、介质损耗Rda+Cda 等。

各种实际电容器的不同，一是在于容量大小不同，二则是这些寄生效应的大小不同。

电容器主要用于耦合（通交流隔直流）、去耦（滤除叠加在直流中的交流分量）、滤波器、选频网络、取样保持电路等等。

不同的用途，对于电容的要求各不相同，所以在电路设计中对电容器的选用很重要。

那么首先就要了解这些寄生效应对各应用的影响，以及各种电容器在这些寄生效应上的比较。

泄漏电流电容泄漏电流大小在等效电路中表示为泄漏电阻Rp的大小，Rp越大，电容泄漏则越小；在电容技术指标中常用漏电流或绝缘电阻来衡量；在耦合和取样保持电路中，低电容泄漏（高Rp）非常重要；电解电容具有相对较高的泄漏电流，而且在刚上电开始工作的几分钟内会有更高的泄漏电流；钽电解电容比铝电解电容有更小的泄漏电流，但价格较高。

钽电解电容的泄漏电流大约为5nA/µF，而铝电解电容的泄漏电流大约为20nA/µF；其它类型的电容，泄漏电阻一般都大于几百GΩ，所以在大多数应用场合对它们的泄漏电流忽略不计。

损耗电阻（等效串联电阻ESR）电容损耗电阻Rs越大，损耗越大；在电容技术指标中常用损耗角正切来衡量；当较大交流电流流过电容时，Rs就消耗一部分功率，所以在RF电路和带高电流纹波去耦中，低损耗电阻就显得非常重要，但在高精度模拟电路中损耗电阻并不会带来什么影响。

串联电感（等效串联电感ESL）串联电感Ls的大小，决定了电容的工作频率，Ls越大，工作频率就越低；电容器的一常见结构是两片金属箔夹着一片纸质或是塑料介质，卷成卷，这种结构的电容本身就有相当大的电感，这就使得在频率大于几MHz的时候，其电感量大过电容量，所以不能用电解电容或是薄膜电容来作高频去耦；片状瓷介电容有比较低的串联电感（取决于它的层叠式结构），但它会产生颤噪声，有的会因高Q值而自谐振，而圆片瓷介电容由于引线会有较高的串联电感；钽电解电容和片状瓷介电容并联，可以保证模拟电路足够的去耦（连接片状瓷介电容印制板走线要短！）。

第一章绪论1、什么是Scaling-down，它对集成电路的发展有什么重要作用？在器件按比例缩小过程中需要遵守哪些规则（CE，CV，QCE），这些规则的具体实现方式（1）为了保证器件性能不变差，衬底掺杂浓度要相应增大。

通过Scaling-down使集成电路的集成度不断提高，电路速度也不断提高，因此Scaling-down是推动集成电路发展的重要理论。

（2）在CE规则中，所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大k倍；电源电压下降k倍。

（3）在CV规则中，所有几何尺寸都缩小k倍；电源电压保持不变；衬底掺杂浓度增大k2倍。

（4）在QCE规则中，器件尺寸k倍缩小，电源电压α/k倍（1<α<k）变化，衬底掺杂浓度增大αk倍2、什么是摩尔定律？集成电路容量每18个月增加一倍。

3、什么是版图设计？包含哪两个要素？（1）版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并进行排列互连，以设计出一套供IC制造工艺中使用的光刻掩膜版的图形，称为版图或工艺复合图（2）一定功能的电路结构；一定的工艺规则4、集成电路全定制和半定制设计的过程，及区别自动化技术：半定制，标准单元技术手工技术：全定制，一般用于高性能数字电路或者模拟电路第二章电路基础知识1、管子的串并联，电阻模型分析。

串联：两个宽长比为W/L的管子串联，若等价为一个管子，其宽长比为多少？并联：两个宽长比为W/L的管子并联，若等价为一个管子，其宽长比为多少？2、管子的尺寸标注3、复杂逻辑门的功能分析（写出逻辑表达式），或根据逻辑表达式，画出CMOS电路图4、传输门结构，原理（1）由两个增强型MOS管（一个P沟道，一个N沟道）组成。

（2）C=0，！C=1时，两个管子都夹断，传输门截止，不能传输数据。

（3）C=1，！C=0时，传输门导通。

（4）双向传输门：数据可以从左边传输到右边，也可以从右边传输到左边，因此是一个双向传输门。

1.0 双极寄生在集成电路中，用反偏pn结隔离双极器件，存在一些潜在的寄生效应，同时，在一单外延区域集成一个以上器件也产生了更可能的寄生效应。

此寄生效应大多数是以不希望的pnp或npn晶体管出现。

所以，这个章节将不着重分析双极晶体管中寄生电容与寄生电阻的混合模式，但会着重关注由寄生pnp或npn管产生的电路工作中的变化。

因为结隔离的IC中，所有器件公用一个电衬底，电路同一性直接依赖于版图。

由于这些原因，设计工程师将会仔细观察IC的版图，约占设计工作的50%，可能的寄生以及它们对电路工作的影响将会用容易理解的电子/空穴注入理论完全的评价，连同IC的真正环境以及电路如何在那样的环境中工作一起完整的评价。

1.1 寄生pnp1.1.1 npn中的寄生pnp单块结隔离电路的npn管的剖面图如图1.1.1a所示，p隔离和p衬底区域通常相对于npn集电区n外延区域是反偏的。

不管怎样，这些隔离和衬底区域指出了在npn结构中可能的寄生pnp管，这个pnp是由npn的p型基区，连同npn的n型外延，以及p型隔离岛/衬底形成的。

npn的p型基区既可以是寄生pnp的发射极，也可以是集电极。

正常工作下，衬底相对于外延是偏置很负的，如果npn是正向导通，那么，寄生可以看作是一个对衬底的反偏二极管和衬底与外延电容并联。

npn的饱和将会允许寄生pnp管开始工作，当npn饱和，bc结正偏，这也会使两个可能的寄生pnp中的其中一个的be结正偏，如图1.1.1b。

npn的基区现在也是衬底pnp的发射极，npn的外延是pnp 的基极，衬底是pnp的集电极。

在这种工作模式下，npn基区向外延注入空穴，这个空穴电流的一部分将会在外延复合掉。

不管怎样，相当多的空穴将会被衬底/隔离收集。

这些空穴来源于npn的正向基极电流，这个结果在npn饱和区Ie<Ic+Ib。

这个能被看作是将基极电流的一部分直接分流到衬底。

如果npn被在基极的一个低阻源驱动进入饱和区，寄生pnp将会引导大量的空穴电流到衬底。