——Design Sequential Circuits with MSI blocks序列信号发生器：能循环产生一组特定的串行数字序列信号的电路。
序列的长度：序列信号的位数。
如：序列为00011，则序列长度为5。
☐ 使用环形计数器设计 ☐ 使用扭环计数器设计特殊类型1000 0100 001000011101 1110 01111011常用状态图0000 1000 001100011100 111011110111常用状态图序列状态之间很有规律☐ 使用D 触发器设计☐ 使用计数器 + 数据选择器设计； ☐ 用移位寄存器 + 反馈电路设计(逻辑门 or 译码器 or 数据选择器)☐ 用计数器 + PROM 设计任意类型例：用D 触发器设计一个 110100 序列信号发生器时序电路的不同状态对应输出序列中的各位。
S 0 /Y=1 S 1 /Y=1 S 2 /Y=0 S 3 /Y=1S 4 /Y=0S 5 /Y=01. 画状态转换图大体思路：1.实现序列信号一个周期之内的波形2.将此波形循环再现☐序列信号长度为 L ，则取 L 个不同的状态☐每个状态下时序电路的输出就是序列信号中的一位。
方法1：利用D 触发器2. 状态编码S 0 —— 000 , S 3 —— 011 S 1 —— 001 , S 4 —— 100 S 2 —— 010 , S 5 —— 1013. 状态转换真值0 0 00 0 1 0 1 0 0 1 1 1 0 0 1 0 10 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0Q 2Q 1Q 0 Q 2 n+1 Q 1 n+1Q 0n+1Y1 1 0 1 0 04.卡诺图化简D 0=Q 0’D 1=Q 2’Q 1’Q 0+Q 1Q 0’XX11 0 0 1 00 01 11 10 0 1Q 1Q 0 Q 2X1 0 1 0 00 01 11 10 0 1Q 1Q 0 Q 2XX10 1 0 0 00 01 11 10 0 1Q 1Q 0Q 2D 2=Q 2Q 0’+Q 1Q 0XX0 1 1 1 00 01 11 10 0 1Q 1Q 0 Q 2Y=Q 2’Q 1’+Q 1Q 05. 电路实现(略)6. 检查无关项000001010011100101110111时序电路可以自启动。
序列信号发生器的设计序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用以为寄存器或计数器构成。
序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：最大循环长度序列码，M＝2n。
最大线性序列码（m序列码），M=2n－1。
任意循环长度序列码，M＜2n。
序列信号发生器是由移位寄存器添加反馈后构成；由于状态的变化受信号移位的限制，分析方法更为简单。
序列信号发生器的设计通常在许多情况下，要求按照给定的序列信号来设计序列信号发生器。
序列信号发生器一般有两种结构形式：一种是反馈移位型，另一种是计数型。
反馈移位型序列码发生器的结构框图如图所示，它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。
其设计按以下步骤进行：（1）根据给定序列信号的循环长度M，确定移存器位数n，2n-1＜M≤2n。
（2）确定移位寄存器的M个独立状态。
将给定的序列码按照移位规律n位一组，划分位M个状态。
若M个状态中出现重复现象，则应增加移存器位数。
用n+1位再重复上述过程，直到划分为M个独立状态为止。
（反馈移位型序列信号发生器框图）（3）根据M个不同状态列出移存气的状态表和反馈函数表，求出反馈函数F的表式。
（4）检查自启动性能。
（5）画逻辑图。
下面通过举例说明反馈移位序列信号发生器的设计过程。
计数型序列码发生器结构框图如图所示。
它由计数器和组合输出网络两部分组成，序列码从组合输出网络输出。
设计过程分两步：（1）根据序列码的长度M设计模M计数器，状态可以自定；（2）按计数器的状态转移关系和序列码的要求设计组合输出网络。
由于计数器的状态设置和输出序列的更改比较方便，而且还能同时产生多组序列码。
序列信号发生器的设计吴书娜 物理系 2005级 电子信息工程（1+3）班摘要：在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器[1]。
本设计中选用目前应用较广泛的VHDL 硬件电路描述语言，实现对序列信号发生器的硬件电路描述，在ALTERA 公司的EDA 软件平台MAX+PLUS Ⅱ环境下通过了编译、仿真，并下载到CPLD 器件上进行编程制作，实现了序列信号的发生过程。
关键字：序列信号 VHDL EDA 仿真 MAX+PLUS Ⅱ一、前言：电子设计技术的核心就是EDA 技术，EDA 是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD 通用软件包，主要能辅助进行三方面的设计工作，即IC 设计、电子电路设 和PCB 设计[2]。
EDA 技术已有30年的发展历程，大致可分为三个阶段。
70年代为计算机辅助设计（CAD ）阶段，人们开始用计算机辅助进行IC 版图编辑、PCB 布局布线，取代了手工操作。
80年代为计算机辅助工程（CAE ）阶段。
与CAD 相比，CAE 除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。
CAE 的主要功能是：原理图输人，逻辑仿真，电路分析，自动布局布线，PCB 后分析[3]。
90年代为ESDA 阶段。
尽管CAD/CAE 技术取得了巨大的成功，但并没有把人从繁重的设计工作中彻底解放出来。
在整个设计过程中，自动化和智能化程度还不高，各种EDA 软件界面千差万别，学习使用困难并且互不兼容，直接影响到设计环节间的衔接。
基于以上不足，人们开始追求贯彻整个设计过程的自动化，即电子系统设计自动化（ESDA ）。
EDA 技术是电子设计领域的一场革命，目前正处于高速发展阶段，每年都有新的EDA 工具问世，广大电子工程人员应该尽早掌握这一先进技术，这不仅是提高设计效率的需要，更是我国电子工业在世界市场上生存、竟争与发展的需要。
澳 門 科 技 大 學MACAU UNIVERSITY OF SCIENCE AND TECHNOLOGYAvenidaWai Long, Taipa, Macau Faculty of Information Technology数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D 触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。
二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。
三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。
图2为其逻辑符号。
D 为信号输入端。
G1 G2 G3图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。
在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。
如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。
表1：同步D 触发器特性表由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。
③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK 触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。
2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。
