精选第二章EDAVerilog语言资料

0
0x
9
9.40ns
9
01
10
10.00ns 10
11
19
19.40ns 19
显示信号值 — $display
• $display输出参数列表中信号的当前值。 语法：$display([“ format_specifiers”,] <argument_ list>)
• $display输出时自动换行。
%m %t
hex octal decimal binary ASCII string strength module time
转义符
\t \n \\
\" \< 1-3 digit octal number> %0d
tab 换行 反斜杠 双引号 上述的ASCII表示 无前导0的十进制数
显示信号值—$write和$strobe
9.53ns
initial
10
01
begin
10 10.00ns 10
11
$display("time realtime20stime19\.t53ns
20
in1 \t o1 ");
10
$timeformat(-9, 2, "ns", 10);
$monitor("%d %t %d \t %b \t %b", $time, $realtime,
• $write与$display相同，不同的是不会自动换行。
$write($time, “%b \t %h \t %d \t %o \t”, sig1, sig2, sig3, sig4);
• $strobe与$display相同，不同的是在仿真时间前进之前的信号值。 而$display和$write立即显示信号值。也就是说$strobe显示稳定状态 信号值，而$display和$write可以显示信号的中间状态值。

not u1(nsl, sl);
and #1 u2(sela, a, nsl);
and #1 u3(selb, b, sl);
or #1 u4(out, sela, selb);
endmodule
/*一个名为adder的三位加法器的例子。*/
module adder ( count,sum,a,b,cin ); //模块定义开始
// 选择逻辑组合
2.2.2 模块的概念
一个设计是由一个个模块构成的。一个模块的设计如下：
1 模块内容是嵌套在module和endmodule两个语句之间。每个
模块实现特定的功能，模块是可以进行层次嵌套的。正因为
如此,才可以将大型的数字电路设计分割成不同的小模块来
实现特定的功能,最后通过顶层模块调用子模块来实现整体
endmodule
数据流语句
▪这个例子描述了一个三位的加法器。从例子中可以看出整个
Verilog HDL程序是嵌套在module和endmodule声明语句里
的，只出现了一个assign语句。
例SR触发器模块
S
Q
//SR 触发器
module SR_FF (Q, Q_n,S,R);
R
Q_n
output Q, Q_n; //端口声明
input S,R;
nand n1(Q, S,Q_n);
nand n2(Q_n,R,Q);
nand为verilog
中的与非门门级
原语部件
endmodule
模块中的5个部分并没全部出现，只出现在
低层次模块实例化
D触发器模块
//D 触发器
module D_FF (d, clk,clr,q,qb);

输入/输出单元，简称I/O单元（或IOC），它是芯 片内部信号到I/O引脚的接口部分。由于阵列型 HDPLD通常只有几个专用输入端，大部分端口均 为I/O端，而且系统的输入信号常常需要锁存，因 此，I/O常作为一个独立单元来处理。
负责输入/输出电器特性控制，比如可以设定集电极 开路输出、摆率控制、三态输出等。
CPLD的逻辑宏单元特点：
③异步时钟和时钟选择。CPLD器件与PAL、GAL相比， 其触发器的时钟即可以同步工作又可以异步工作，有些 器件中触发器的时钟还可以通过数据选择器或时钟网络 进行选择。此外，逻辑宏单元内触发器的异步清零和异 步置位也可以用乘积项进行控制，因而使用起来更加灵 活。
（2）可编程I/O单元
目前绝大多数的fpga采用查找表结构数字电路符号表示常用逻辑门符号与现有国标符号的对照pld与门或门的表示pld连接表示法a固定连接b可编程连接c未连接2424pldpld简单pldprompalplagal2424pldpldpromprom的逻辑阵列结构promprom表达的pld阵列图prom中包含一个固定的与阵列与一个可编程的或阵列prom用prom完成半加器逻辑阵列plapla逻辑阵列示意图pla在结构上由可编程的与阵列与一个可编程的或阵列构成
间的连通，而编程电压撤出后也一直处于导通状态。
PLICE反熔丝介质
特点：占用硅片面积小，适宜做集成度很高的可编程逻 辑器件的编程元件。
3.浮栅编程元件 用浮栅存储电荷的方法来保存编程数据的，因此断电时， 存数的数据是不会丢失的。 （1）EPROM基本结构是浮栅管，相当于一个电子开关。当 浮栅管没有注入电子时，浮栅导通；反之，截止。 （2）EEPROM （3）闪速存储器（Flash Memory）
按结构特点分类

2．常量
在Verilog HDL中，用parameter来定义常量，即用parameter来定义一个标志符，代表一个常量，称为符号常量。其定义格式如下:
parameter 参数名1=表达式，参数名2=表达式，参数名3=表达式……;
例如:
parameter sel=8，code=8'ha3;
//分别定义参数sel为常数8(十进制)，参数code为常数a3(十六进制)
Verilog HDL中共有19种数据类型。数据类型是用来表示数字电路中的数据存储和传送单元的。在此介绍4个最基本的数据类型:integer型、parameter型、reg型和wire型。
Verilog HDL中也有常量和变量之分，他们分属以上这些类型。
6.2.1 常量
在程序运行过程中，其值不能被改变的量称为常量。
assign {cout,sum}=ina+inb+cin;//全加
endmodule
【例6.2】一个8位计数器的Verilog HDL源代码
module counter8(out,cout,data,load,cin,clk);
output[7:0]out;
output cout;
input[7:0] data;
6.1.2 Verilog HDL模块的结构
Verilog HDL的基本设计单元是"模块(block)"。一个模块是由两部分组成的，一部分描述接口;另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明，图6.1示出了一个"与-或-非"门电路。
图6.1"与-或-非"电路
该电路表示的逻辑函数可以写为:
6.2.2 变量