数字电路技术实验十进制计数器

实验一:基于原理图的十进制计数器设计一、 实验目的：1. 熟悉和掌握ISE Foudation 软件的使用；2. 掌握基于原理图进行FPGA 设计开发的全流程；3. 理解和掌握“自底向上”的层次化设计方法；4. 温习数字电路设计的基础知识。

二、 实验原理：完成一个具有数显输出的十进制计数器设计，原理图如图2.1所示。

图2.1 十进制计数器原理图本实验为完成设计，采用了自底向上的设计流程。

自底向上设计是一种设计程序的过程和方法，是在设计具有层次结构的大型程序时，先设计一些较下层的程序，即去解决问题的各个不同的小部分，然后把这些部分组合成为完整的程序。

自底向上设计是从底层（具体部件）开始的，实际中无论是取用已有模块还是自行设计电路，其设计成本和开发周期都优于自顶向下法；但由于设计是从最底层开始的，所以难以保证总体设计的最佳性，例如电路结构不优化、能够共用的器件没有共用。

在现代许多设计中，是混合使用自顶向下法和自顶向上法的，因为混合应用可能会取得更好的设计效果。

一般来说，自顶向下设计方法适用于设计各种规模的数字系统，而自底向上的设计方法则更适用于设计小型数字系统。

十进制计数器七段数码管显示译码器使能控制端时钟端 异步清零端FPGA1、七段数码管译码器的设计七段数码管属于数码管的一种，是由7段二极管组成。

按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。

本实验使用共阴数码管。

它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。

共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。

显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。

根据显示的要求，可以得到七段显示译码器产生的各段LED输出与输入的二进制对应关系：表2.1七段字符显示真值表最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。

计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。

2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。

二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。

根据计数的增减趋势分，又分为加法、减法和可逆计数器。

另外，还有可预置数和可编程功能的计数器等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。

如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。

例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。

74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。

如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。

十进制加法器设计1课程设计的任务与要求 课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。

了解各种元器件的原理及其应用。

2、了解十进制加法器的工作原理。

3、掌握multisim 软件的操作并对设计进行仿真。

4、锻炼自己的动手能力和实际解决问题的能力。

5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。

课程设计的要求1、设计一个十进制并运行加法运算的电路。

2、0-9十个字符用于数据输入。

3、要求在数码显示管上显示结果。

2十进制加法器设计方案制定 加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。

例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。

2第二步将置入的数运用加法电路进行加法运算。

第三步前面所得结果通过另外两个七段译码器显示。

即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。

运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。

数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。

四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。

由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。

3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。

实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

计数器计数时所经历的独立状态总数为计数器的模（M）。

计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。

按计数脉冲输入方式不同，可分为同步计数和异步计数。

按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。

1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。

若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。

当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。

执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。

执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。

实验七时序逻辑电路设计一、实验目的1. 学习用集成触发器构成计数器的方法。

2. 熟悉中规模集成十进制计数器的逻辑功能及使用方法。

3. 学习计数器的功能扩展。

4. 了解集成译码器及显示器的应用。

二、实验原理计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时控制及进行数字运算等。

按计数功能计数器可分加法、减法和可逆计数器，根据计数体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制计数器。

根据计数脉冲引入的方式又有同步和异步计数器之分。

1. 用D触发器构成异步二进制加法计数器和减法计数器：图10—1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器形式，再由低位触发器的Q端和高一位的CP端相连接，即构成异步计数方式。

若把图10—1稍加改动，即将低位触发器的Q端和高一位的CP端相连接，即构成了减法计数器。

图10—1本实验采用的D触发器型号为74LS74A，引脚排列见前述实验。

2. 中规模十进制计数器中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种功能。

74LS182同步十进制可逆计数器具有双时钟输入，可以执行十进制加法和减法计数，并具有清除、置数等功能。

引脚排列如图10—2所示。

其中LD−−置数端；CP u−−加计数端；CP D−−减计数端；DO−−非同步进位输出端；CO−−非同步借位输出端；Q A、Q B、Q C、Q D−−计数器输出端；D A、D B、D C、D D−−数据输入端；CR−−清除端。

表10—1为74LS192功能表，说明如下：当清除端为高电平“1”时，计数器直接清零(称为异步清零)，执行其它功能时，CR置低电平。

当CR为低电平，置数端LD为低电平时，数据直接从置数端D A、D B、D C、D D置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。

执行加计数时，减计数端CP D接高电平，计数脉冲由加计数端Cp u输入，在计数脉冲上升沿进行842编码的十进制加法计数。

实验四两位十进制计数器显示实验——综合实验一、实验目的1、学生在掌握所学知识（模拟电路、数字电路、VHD语言等）的基础之上，通过进行该实验可将有关知识的连贯起来，提高自己本身的综合能力。

2、该实验的参考程序有错，学生通过该实验可以深入的了解和掌握EDA。

二、实验要求1、编写计数器程序。

2、编写扫描显示程序。

3、组成两位十进制计数器的显示功能。

三、实验设备1、计算机一台2、EDA——Ⅳ实验箱一台四、实验提示（1）该实验应该分为三部分完成：计数器模块、扫描显示模块和综合部分。

（2）输入信号：计数信号、手动清零、手动允许和手动复位信号。

（3）输出信号：七段码输出信号和位选编码信号。

（4）接口引脚的分配，参考附录三。

五、实验报告要求1、分别叙述计数器和扫描显示的工作原理和设计原理。

2、绘制它们的程序流程图并进行程序分析。

3、详细叙述和总结实验过程并进行仿真实验与硬件实验的分析。

参考1、LED显示程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tled isport(din: in std_logic_vector(7 downto 0);sn: out std_logic_vector(2 downto 0);clk: in std_logic;LED7: out std_logic_vector(6 downto 0));end tled;architecture behv of tled issignal he: std_logic_vector(3 downto 0);signal ds: std_logic_vector(2 downto 0);beginprocess (din)begin。

when "0000" => LED7 <="0111111"; --"0" / 39hwhen "0001" => LED7 <="0000110"; --"1" / 06hwhen "0010" => LED7 <="1011011"; --"2" / 5Bhwhen "0011" => LED7 <="1001111"; --"3" / 4Fhwhen "0100" => LED7 <="1100110"; --"4" / 66hwhen "0101" => LED7 <="1101101"; --"5" / 6Dhwhen "0110" => LED7 <="1111101"; --"6" / 7Dhwhen "0111" => LED7 <="0000111"; --"7" / 07hwhen "1000" => LED7 <="1111111"; --"8" / 7Fhwhen "1001" => LED7 <="1101111"; --"9" / 6Fhwhen "1010" => LED7 <="1110111"; --"A" / 77hwhen "1011" => LED7 <="1111100"; --"b" / 7Chwhen "1100" => LED7 <="0111001"; --"C" / 39hwhen "1101" => LED7 <="1011110"; --"d" / 5Ehwhen "1110" => LED7 <="1111001"; --"E" / 79hwhen "1111" => LED7 <="1110001"; --"F" / 71hwhen others => LED7 <="0000000"; --"不显示示"end case;sn <= ds; --"位选信号"end process;end behv;参考2、十进制计数器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY cntA isport(CLK,RST,EN :in std_logic;Dout : out std_logic_VECTOR ( 3 Downto 0 );Cy : out std_logic);end cntA ;architecture Cm of cntA isbeginProcess (CLK,RST,EN)Variable Cqi : std_logic_VECTOR ( 3 Downto 0 );BeginIf RST ='1' Then Cqi :=(Others =>'0');Elsif CLK'Event and CLK='1' thenIf EN='1' thenIf Cqi < "1010" then Cqi :=Cqi;else Cqi :=(others =>'0');end If;end If;end If;IF Cqi="1110" Then Cy <= '1' ;Dout <= "0000";else Cy <='0';Dout <= Cqi;end If;END Process;End Cm;参考3、顶层原理图。

十进制减法计数器的电路状态表1. 引言十进制减法计数器是一种用于进行十进制数相减的电路。

在数字电子技术中，计数器是一种重要的组件，用于实现各种计数和计算功能。

本文将详细介绍十进制减法计数器的电路状态表及其工作原理。

2. 十进制减法计数器概述十进制减法计数器是一种组合逻辑电路，用于完成两个十进制数相减的操作。

它通常由多个逻辑门组成，能够根据输入信号和当前状态输出相应的结果。

3. 电路状态表电路状态表是描述一个数字电路所有可能输入和对应输出的表格。

对于十进制减法计数器来说，它有两个输入：被减数和减数，并且有一个输出：差值。

为了描述所有可能的输入和对应输出，我们需要列出完整的电路状态表。

下面是一个简化版的十进制减法计数器的电路状态表：被减数减数借位差值0 0 0 00 0 1 10 1 0 -10 1 1 -2…………在这个表格中，被减数和减数的取值范围是0-9，借位的取值范围是0-1，差值的取值范围是-9到9。

4. 工作原理十进制减法计数器的工作原理如下：1.输入信号被减数和减数被传入电路。

2.根据输入信号，计算是否需要借位。

如果被减数小于减数，则需要借位；否则不需要借位。

3.根据是否需要借位和输入信号，计算差值。

如果不需要借位，则直接将被减数减去减数；如果需要借位，则将被减数加上10再减去减数。

4.输出差值。

5. 示例为了更好地理解十进制减法计数器的工作原理，我们来看一个简单的示例。

假设我们要计算8-3的差值。

根据电路状态表，我们可以得到以下信息：被减数减数借位差值8 3 0 5根据输入信号8和3，计算得到不需要借位，并且差值为5。

因此，8-3的结果是5。

6. 总结十进制减法计数器是一种用于进行十进制数相减的电路。

它通过多个逻辑门实现了输入信号的处理和输出结果的产生。

本文介绍了十进制减法计数器的电路状态表及其工作原理，并通过示例说明了其应用。

希望本文能够帮助读者更好地理解十进制减法计数器的原理和功能，以及在数字电子技术中的应用。

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实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。

2．熟悉掌握常用中规模集成电路计数器及其应用方法。

二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。

计数器种类繁多。

根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。

在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。

根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。

根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器异步二进制加法计数器是比较简单的。

图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。

类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。

4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。

从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。

所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。

计数器及其应用实验报告总结
计数器是一种基本的数字电路，在实验中我们学习了几种常见的计数器，并且了解了它们的原理和应用。

通过实验，我对计数器的工作原理和设计方法有了更深入的理解。

以下是我对实验的总结。

首先，我们学习了二进制计数器。

二进制计数器是一种最常见的计数器类型，它可以进行二进制计数，最简单的二进制计数器是3位二进制计数器，能够计数从0到7。

通过该实验，我了解了二进制计数器的原理，如何设计和实现二进制计数器。

其次，我们学习了十进制计数器。

十进制计数器是一种可以进行十进制计数的计数器。

在实验中，我们使用了74LS90芯片来构建十进制计数器，该芯片能够计数从0到9。

通过实验，我学习了十进制计数器的原理和设计方法，并且了解了如何将二进制计数器转换为十进制计数器。

此外，我们还学习了分频器和频率计数器。

分频器是一种能够将输入频率分频的电路，它可以将一个高频率信号分频为一个较低的频率信号。

频率计数器则是一种能够测量输入信号频率的电路。

通过实验，我对分频器和频率计数器有了更深入的了解，并且学会了如何设计和实现这些电路。

总的来说，通过这次实验，我对计数器有了更加深入的理解。

我学会了计数器的原理和设计方法，以及它们在数字电路中的应用。

这些知识对于我的学习和实际应用都非常有帮助。

通过实验，我也更加深入地体会到了数字电路的实际操作和应用。

我相信这些知识和经验将对我的未来学习和研究产生积极的影响。

十进制计数器实验报告十进制计数器实验报告引言：计数器是数字电路中常见的一种电子元件，用于计数和记录输入脉冲的次数。

在数字系统中，常用的计数器有二进制计数器和十进制计数器。

本实验旨在设计和实现一个十进制计数器，并通过实验验证其功能和性能。

一、实验目的本实验的主要目的是设计和实现一个十进制计数器，通过实验验证其功能和性能。

具体目标包括：1. 理解和掌握十进制计数器的工作原理；2. 学习使用逻辑门电路和触发器实现计数器；3. 验证计数器的计数功能和稳定性。

二、实验原理1. 十进制计数器的工作原理十进制计数器是一种能够在十进制数系统中进行计数的电子装置。

它通常由多个触发器和逻辑门组成，每个触发器负责计数一个十进制位。

当触发器的输出达到最大值时，会发出一个进位信号，使下一位触发器计数加1。

通过这种方式，十进制计数器能够实现从0到9的循环计数。

2. 实验所用材料和器件本实验所用的材料和器件包括：- 逻辑门电路芯片（如74LS08、74LS32等）- 触发器芯片（如74LS74）- 电路连接线- 电源供应器- 示波器三、实验步骤1. 搭建十进制计数器电路按照实验原理中所述的十进制计数器的工作原理，搭建一个十进制计数器电路。

根据实验所用的材料和器件，选择逻辑门电路芯片和触发器芯片，将它们按照正确的连接方式连接起来。

确保连接的准确性和稳定性。

2. 进行计数器功能测试将电源供应器连接到电路上，给予适当的电压和电流。

使用示波器观察计数器的输出波形，并记录下每个触发器的计数值。

通过观察波形和计数值，验证计数器的计数功能是否正常。

3. 进行计数器稳定性测试在计数器正常计数的情况下，观察计数器的稳定性。

持续观察一段时间，记录下计数器的计数值是否保持稳定。

如果计数器的计数值在一段时间内保持不变，则说明计数器具有较好的稳定性。

四、实验结果与分析根据实验步骤所述，我们搭建了一个十进制计数器电路，并进行了功能测试和稳定性测试。

实验结果显示，计数器的计数功能正常，能够从0到9循环计数。

实验七计数器一、实验目的1. 熟悉中规模集成计数器的逻辑功能及使用方法。

2. 掌握用中规模集成计数器构成任意进制计数器的方法。

3. 学习用集成触发器构成计数器的方法。

二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。

计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。

计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器；如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等；按权码来分，则有“8421”码，“5421”码、余“3”码等计数器及可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1.十进制计数器74LS90（二、五分频）74LS90是模二-五-十异步计数器。

具有计数、清除、置9功能。

74LS90包含M=2和M=5两个独立的下降沿触发计数器，清除端和置9端两计数器公用，没有预置端。

模2计数器的时钟输入端为A(CP1)，输出端为Q A；模5计数器的时钟输入端为B(ＣP2)。

输出端由高位到低位为Q D、Q C、Q B；异步置9端为Ｓ91和Ｓ92，高电平有效。

即只要S91·S92=1，则输出Q D Q C Q B Q A为1001；异步清除端为R01和R02，当R01·R02＝１，且S91·S92＝０时，输出Q D Q C Q B Q A＝0000；只有R01·R02＝０，S91·S92=０，即两者全无效时，74LS90才能执行计数操作。

深圳大学实验报告课程名称：数字电子技术实验项目名称：计数器学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：实验时间：2018年12月19日实验报告提交时间：教务处制三、实验原理：计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。

本实验选用74LS162做实验器件。

74LS162引脚图见图1。

74LS162是十进制BCD同步计数器。

Clock是时钟输入端，上升沿触发计数触发器翻转。

允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。

同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。

清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。

74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。

四、实验内容与步骤：（一）实验内容：1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。

用单脉冲做计数时钟，观测计数状态，并记录。

用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。

用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

3、用2片74LS162和1片74LS00构成一个模60计数器。

2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。

用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。

（二）实验接线及测试结果：1、复位法构成的模7计数器接线图及测试结果（1）复位法构成的模7计数器接线图图9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2 图中，AK1是按单脉冲按钮，LED0，LED1，LED2和LED3是逻辑状态指示灯，100kHz 是连续脉冲源。

十进制计数器的计数原理十进制计数器是一种电子电路，用于计算和显示十进制数。

它是计算机中最常用的计数器之一，主要用于计算整数、浮点数和其他数字。

十进制计数器由几个重复的基本单元组合而成，每个单元都可以计数0到9的数字。

十进制计数器的计数原理可以分为三个主要方面来解释：计数单元、寄存器和时钟。

首先，计数单元是十进制计数器的基本单元，通常由触发器电路组成。

触发器电路可以在电平变化时切换其状态。

在十进制计数器中，触发器电路的状态表示当前计数值。

例如，当计数为0时，触发器电路处于初始状态；当计数为1时，触发器电路处于第一个状态；以此类推，当计数为9时，触发器电路处于最后一个状态。

当计数达到最大值时，触发器电路将溢出，并将溢出信号传递给下一个计数单元。

其次，寄存器是存储当前计数值的电子元件。

每个计数单元都有一个寄存器，用于存储该单元的计数值。

寄存器可以以二进制或BCD（二进制编码十进制）形式存储计数值。

BCD形式是一种特殊的二进制编码，每个十进制数字用4位二进制表示。

例如，十进制数1可以用二进制数0001表示，十进制数9可以用二进制数1001表示。

寄存器通过触发器电路的状态来更新当前计数值。

最后，时钟是控制计数器的计数速度的定时信号。

时钟信号以固定的频率生成，每个时钟周期计数一次。

时钟信号通常由晶体振荡器提供，可以通过控制时钟的频率来改变计数速度。

例如，如果时钟频率为1 Hz，则计数器每秒计数一次。

如果时钟频率为100 Hz，则计数器每秒计数100次。

时钟信号使计数器按照固定的速度进行计数，从而实现准确计数和显示。

综上所述，十进制计数器的计数原理是通过计数单元、寄存器和时钟的协调工作来进行的。

计数单元存储当前计数值，寄存器用于存储计数值的电子元件，时钟信号控制计数器的计数速度。

通过这种方式，十进制计数器可以按照顺序计数，实现准确的数值计算和显示。