基于数字锁相环的同步倍频器设计

锁相环实现倍频的原理是什么？锁相环的组成及倍频的三种方法解析锁相环的组成部分锁相环主要由压控振荡器，鉴相器，低通滤波器，以及参考频率振荡器组成。

压控振荡器主要实现电压与频率的变换，鉴相器主要实现把压控振荡器的频率与参考频率振荡器的频率进行比较。

低通滤波器主要是滤除信号中的高频分量，参考频率振荡器提供参考频率。

锁相环是如何实现倍频的？原理是什么？当锁相环处于锁定状态时，鉴相器（PD）的两输入端一定是两个频率完全一样但有一定相位差的信号。

如果它们的频率不同，则在压控振荡器（VCO）的输入端一定会产生一个控制信号使压控振荡器的振荡频率发生变化，最终使鉴相器（PD）的两输入信号（一个是锁相环的输入信号Vi，一个是压控振荡器的输出信号V o）的频率完全完全一样则环路系统处于稳定状态。

倍频电路
基于此原理，如果在VCO之后，加一个分频器（n分频），在反馈回锁相环输入端，此时输出信号为原来的n倍。

倍频的三种方法1、傅里叶法
这是一种最简单的模拟信频方式及它采用了傅里叶级数。

每一个周期性的信号能定义为一个基频及它的谐波部分的和。

如果你变换振荡器的正弦波输出为方波，那么你能用下面的关系式：
下一步你必须选择这正确的次谐波。

你用一个带通滤波器去衰减其它部分来选择要的部分。

注意：此法仅适用于低频。

2、锁相环法
这是一种最简单的倍频方法。

在这个方法中，输出频率不是直接是基准频率的倍频，但出。

一种基于软件锁相环实现位同步的设计的研究报告软件锁相环实现位同步的设计研究本文旨在探讨软件锁相环实现位同步的设计。

位同步是一种用于建立数据通信中信号位数、时隙长度、传输位比特等各参数之间的精确关系。

为了实现位同步，要解决的悬而未决的难题是如何保证发送和接收器能够在同一个位置接收信号。

在此基础上，本文提出了软件锁相环实现位同步的设计方法。

软件锁相环实现位同步的设计是基于引入一个专门的单位——相环（Phase-Locked Loop, PLL）来实现信号位定位。

相环有两个重要部分：解调器和控制器。

解调器用于接收和解调传入信号，并将解调结果作为输入发送给控制器；控制器则对传入信号进行分析，根据结果控制发出的信号的频率，以保持发出和接收信号在同一个位置上。

在实际设计过程中，首先要采用基于正交分频复用的方法，通过使用正交分频器将位率降低至接近信号位定位所需要的频率。

然后，可以采用相环或其他方法对位率进行调节，以确保比特精度不会受到影响。

此外，为了实现软件锁相环实现位同步的设计，可以利用软件中的环路控制技术，通过设置位率阈值，实现自适应控制。

在低位率下，信号位定位精度会受到较大干扰，机器可以通过调整频率来对应调节；当位率超过阈值时，机器会采取相反的调整方法来保持比特精度。

总之，软件锁相环实现位同步的设计有助于提高信号位定位和传输比特精度，可以保证信号传输可靠准确。

本文仅简单介绍了软件锁相环实现位同步的设计，更详细的研究需要有关专业人员深入研究。

相关数据分析本文旨在对相关数据进行分析，从而获得可信的结论。

首先，我们收集了若干组值得信赖的数据（X1, X2, ... Xn），通过合理的方法分析这些数据，将其赋予特定的意义。

首先，进行相关分析来确定X1,X2,…Xn之间的关系。

为此，使用残差分析法对相关数据进行处理，从而得出X1,X2,…Xn 之间的拟合函数，确定X1,X2,…Xn之间的关系。

随后，使用变量分析法开展统计分析，以找出X1,X2,…Xn之间的相关性。

苏州工业园区职业技术学院毕业设计（论文）2005 届课题名称：基于锁相环路的调频鉴频器专业名称：工业电子姓名：周培培学号：200200100班级：电子02305指导教师：李红益2005年05月30日苏州工业园区职业技术学院毕业设计（论文）任务书系部：电子工程系锁相环路是一个闭环的自动相位控制系统。

它在现代电子系统中有广泛的应用。

这次毕业设计我介绍了调频、鉴频电路，锁相环电路，常用的4046芯片。

在这篇文章中我主要分析了锁相调频电路和锁相鉴频电路，这两个电路都用了4046这个芯片，文章中我也仔细的介绍了4046的引脚和内部原理框图。

关键词：锁相环调频鉴频CD4046一、引言 (1)二、调频、鉴频的原理 (1)（一）调频原理 (1)（二）鉴频原理 (2)三、锁相环电路 (2)（一）锁相环路主要特点 (2)（二）锁相环路的跟踪特性 (3)（三）锁相环路的工作原理 (3)（四）锁相环路的基本特性 (3)四、CD4046的工作原理 (3)（一）引脚功能 (3)（二）CD4046内部电原理框图 (4)五、锁相调频、鉴频电路 (6)（一）锁相调频电路 (6)（二）锁相鉴频电路 (7)结束语 (8)参考文献 (9)一、引言锁相环路（PLL）和AGC、AFC电路一样，也是一种反馈控制电路。

它是一种相位误差控制系统，是将考信号与输出信号之间是相位进行比较，产生相位误差电压来调整输出信号的相位，以达到同频的状态下。

两个信号之间的稳定相差亦可做得很小。

锁相环路早期应用于电视接收机的同步系统，使电视图象的同步性能得到了很大的改善。

20世纪50年代后期，随着空间技术的发展，锁相技术用于接收来自空间的微弱信号，显示了很大的优越性，它能把深埋在噪声中的信号（噪声比约-10～-30dB）提取出来。

因此，锁相环路技术得到迅速发展。

到了60年代中、后期，随着微电字技术的发展，集成锁相环路也应运而生，因此，其应用范围越来越宽，在雷达、制导、导航、遥控、遥测、通信、仪器、测量、计算机乃至一般工业都有不同程度的应用，遍及整个电子技术领域，而且正朝着多用途，集成化，系列化，高性能的方向进一步发展。

锁相环原理以及倍频/分频实现A phase-locked loop (PLL) is a closed-loop frequency-control system based on the phase difference between the input clock signal and the feedback clock signal of a controlled oscillator. Figure 1 shows a simplified block diagram of the major components in a PLL. The main blocks of the PLL are the phase frequency detector (PFD), charge pump, loop filter, voltage controlled oscillator (VCO), and counters, such as a feedback counter (M), a pre-scale counter (N), and post-scale counters(C).注.锁相环是一种基于输入信号与输入信号反馈给振荡控制器的信号之间的相位差的闭环频率控制系统.图1 展示了锁相环的基本原理框图。

图中的PLL主要由鉴相器（PFD），电荷泵，回路滤波器，压控振荡电路（VCO）,计数器（反馈技术器M，预分频技术器N，后分频C）.Figure 1. Block Diagram of a PLLPLLs in Altera® FPGAs align the rising edge of the reference input clock to a feedback clock using the PFD. The falling edges are determined by the duty-cycle specified by the user. The PFD detects the difference in phase and frequency between the reference clock and feedback clock inputs and generates an “up” or “down” control signal based on whether the feedback frequency is lagging or leading the reference frequency. These “up” or “down” control signals determine whether the VCO needs to operate at a higher or lower frequency, respectively.注.Altera FPFG 芯片内的PLL中,在每个参考时钟的上升沿将通过鉴相器(PFD) 产生一个反馈时钟信号.由用户指定的占空比来决定时钟的下降沿.PFD检测参考时钟与反馈时钟之间的频率差以及相位差并产生”up”或”down”的控制信号.这个控制信号表征着反馈信号是超前还是落后于参考时钟信号.这两种不同的信号决定着压控振荡器(VCO)是否需要提高频率或者降低频率.The PFD outputs these “up” and “down” signals to a charge pump. If the charge pump receives an up signal, current is driven into the loop filter. Conversely, if it receives a down signal, current is drawn from the loop filter.注.PFD产生的”up”,’’down”将输出给电荷泵,如果电荷泵接收到的是”up”信号,电流将进入环路滤波.相反的将从环路滤波器中吸取电流.The loop filter converts these signals to a control voltage that is used to bias the VCO. Based on the control voltage, the VCO oscillates at a higher or lower frequency, which affects the phase and frequency of the feedback clock. If the PFD produces an up signal, then the VCO frequency increases. A down signal decreases the VCO frequency. The VCO stabilizes once the reference clock and the feedback clock have the same phase and frequency. The loop filter filters out jitter by removing glitches from the charge pump and preventing voltage over-shoot.注.环路滤波将”up””down”信号准换为压控信号传递给压控振荡器.并控制压控振荡器的振荡频率.如果PFD产生的是”up”信号,VCO将提高振荡频率,相反减少振荡频率.直到参考时钟信号与反馈时钟信号具有相同的振荡频率以及相位. 环路滤波器将滤除电荷泵产生的噪声振荡并且防止电压过载.When the reference clock and the feedback clock are aligned, the PLL is considered locked. To注.当参考频率与反馈频率一致的时候,PLL被称为锁定.A divide counter (M) is inserted in the feedback loop to increase the VCO frequency above the input reference frequency. VCO frequency (F VCO) is equal to (M) times the input reference clock (F REF). The PFD input reference clock (F REF) is equal to the input clock (F IN) divided by the pre-scale counter (N). Therefore, the feedback clock (F FB) applied to one input of the PFD is locked to the F REF that is applied to the other input of the PFD. The VCO output feeds post-scale counters which allow a number of harmonically related frequencies to be produced within the PLL.注.反馈回路上插入一个除法器(M)可以在参考时钟频率的基础上实现M倍频.PFD的输入频率等于输入频率/N.The output frequency of the PLL is equal to the VCO frequency (F VCO) divided by thepost-scale counter (C).In the form of equations:∙F REF = F IN / N∙F VCO = F REF × M = F IN × M/N∙F OUT = F VCO / C = (F REF × M) / C = (F IN × M) / (N × C)where:∙F VCO = VCO frequency∙F IN = input frequency∙F REF = reference frequency∙F OUT = output frequency∙M = counter (multiplier), part of the clock feedback path∙N = counter (divider), part of the input clock reference pathC = post-scale counter (divider)。

姓名：罗毅学号：06200318
基于锁相环的可编程倍频器设计方案
一、锁相环部分电路设计
该部分选用CD4046锁相环，该锁相环采用CMOS电路，最高工作频率为1MHz以上。

整个电路由PD1 、PD2 、压控振荡器、源极跟随器和一个5V左右的齐纳二极管等几部分组成，只需在外部加相应的外围电路即可构成所需的锁相环路。

其中，PD1为异或门鉴相器，无鉴频功能；环路的捕捉带极小；PD2为三态数字鉴相器。

这两个鉴相器有公共的信号输入端(14端)(ui(t))和反馈输入端(3端) ( uf( t) )，在此选用PD2 。

环路滤波器接在13端( ud( t) ) ；9端是VCO 的控制端(uc(t))，4端是输出端(uo(t))；定时电容C2接在6、7端；接在11端的电阻R3可以起到改变振荡频率的作用。

锁相环部分电路
二、分频器部分电路设计
该部分利用单片机的计数器T0来实现分频，CD4046的4端与单片机内部计数器接口T0相连，接收锁相环输出的信号。

通过软件编程设置计数器的初始值实现分频的功能。

三、单片机控制部分
该部分包括键盘和液晶显示，通过键盘输入倍频系数，由单片机控制输出倍频后的信号。

总体电路原理图如下：
可编程倍频器电路原理图
附：电路元件清单
AT89C51 1片
CD4046 1片
芯片插座DIP40一片DIP16一片
按键开关16个
晶振12MHz 1个
电阻、电容、导线若干。

锁相环原理以及倍频/分频实现A phase-locked loop(PLL)is a closed-loop frequency-control system based on the phase difference between the input clock signal and the feedback clock signal of a controlled oscillator.Figure1shows a simplified block diagram of the major components in a PLL.The main blocks of the PLL are the phase frequency detector(PFD),charge pump,loop filter, voltage controlled oscillator(VCO),and counters,such as a feedback counter(M),a pre-scale counter(N),and post-scale counters(C).注.锁相环是一种基于输入信号与输入信号反馈给振荡控制器的信号之间的相位差的闭环频率控制系统.图1展示了锁相环的基本原理框图。

图中的PLL主要由鉴相器（PFD），电荷泵，回路滤波器，压控振荡电路（VCO）,计数器（反馈技术器M，预分频技术器N，后分频C）.Figure1.Block Diagram of a PLLPLLs in Altera®FPGAs align the rising edge of the reference input clock to a feedback clock using the PFD.The falling edges are determined by the duty-cycle specified by the user.The PFD detects the difference in phase and frequency between the reference clock and feedback clock inputs and generates an“up”or“down”control signal based on whether the feedback frequency is lagging or leading the reference frequency.These“up”or“down”control signals determine whether the VCO needs to operate at a higher or lower frequency,respectively.注.Altera FPFG芯片内的PLL中,在每个参考时钟的上升沿将通过鉴相器(PFD)产生一个反馈时钟信号.由用户指定的占空比来决定时钟的下降沿.PFD检测参考时钟与反馈时钟之间的频率差以及相位差并产生”up”或”down”的控制信号.这个控制信号表征着反馈信号是超前还是落后于参考时钟信号.这两种不同的信号决定着压控振荡器(VCO)是否需要提高频率或者降低频率.The PFD outputs these“up”and“down”signals to a charge pump.If the charge pump receives an up signal,current is driven into the loop filter.Conversely,if it receives a down signal,current is drawn from the loop filter.注.PFD产生的”up”,’’down”将输出给电荷泵,如果电荷泵接收到的是”up”信号,电流将进入环路滤波.相反的将从环路滤波器中吸取电流.The loop filter converts these signals to a control voltage that is used to bias the VCO.Based on the control voltage,the VCO oscillates at a higher or lower frequency,which affects thephase and frequency of the feedback clock.If the PFD produces an up signal,then the VCO frequency increases.A down signal decreases the VCO frequency.The VCO stabilizes once the reference clock and the feedback clock have the same phase and frequency.The loop filter filters out jitter by removing glitches from the charge pump and preventing voltage over-shoot.注.环路滤波将”up””down”信号准换为压控信号传递给压控振荡器.并控制压控振荡器的振荡频率.如果PFD产生的是”up”信号,VCO将提高振荡频率,相反减少振荡频率.直到参考时钟信号与反馈时钟信号具有相同的振荡频率以及相位.环路滤波器将滤除电荷泵产生的噪声振荡并且防止电压过载.When the reference clock and the feedback clock are aligned,the PLL is considered locked.To注.当参考频率与反馈频率一致的时候,PLL被称为锁定.A divide counter(M)is inserted in the feedback loop to increase the VCO frequency above the input reference frequency.VCO frequency(F VCO)is equal to(M)times the input reference clock(F REF).The PFD input reference clock(F REF)is equal to the input clock(F IN)divided by the pre-scale counter(N).Therefore,the feedback clock(F FB)applied to one input of the PFD is locked to the F REF that is applied to the other input of the PFD.The VCO output feeds post-scale counters which allow a number of harmonically related frequencies to be produced within the PLL.注.反馈回路上插入一个除法器(M)可以在参考时钟频率的基础上实现M倍频.PFD的输入频率等于输入频率/N.The output frequency of the PLL is equal to the VCO frequency(F VCO)divided by thepost-scale counter(C).In the form of equations:•F REF=F IN/N•F VCO=F REF×M=F IN×M/N•F OUT=F VCO/C=(F REF×M)/C=(F IN×M)/(N×C)where:•F VCO=VCO frequency•F IN=input frequency•F REF=reference frequency•F OUT=output frequency•M=counter(multiplier),part of the clock feedback path•N=counter(divider),part of the input clock reference path•C=post-scale counter(divider)。

一、主要内容与要求1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法；2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器；3.重点设计数字环路滤波器和数控振荡器；4.利用计算机仿真技术进行验证；5.阅读并翻译3000单词以上的英文资料。

二、主要技术要求1.系统能够实现输出信号为输入信号的2n倍频；2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步；3.用Verilog语言编写设计程序，利用计算机仿真予以验证。

三、研究方法1.在查阅大量技术资料的基础上，进行设计方案的比较；2.确定全数字锁相环系统的设计方案；3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法；4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。

四、工作进度安排1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料；2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线；3.2013年3月完成环路滤波器和数控振荡器的设计与仿真；4.2013年4月完成全数字倍频器的系统设计与仿真；5.2013年5月撰写毕业设计说明书和准备毕业答辩稿；6.2013年6月初毕业答辩。

指导教师南华大学本科生毕业设计（论文）开题报告南华大学电气工程学院毕业设计摘要：随着数字通信系统的高速发展，数字锁相环的应用也越来越广。

由于非线性电阻构成的倍频器，倍频噪声较大,而为了满足倍频噪声小的的需求，本文通过应用EDA技术设计电子系统的方法，采用硬件描述语言Verilog，设计了一种基于数字锁相环的同步倍频器系统。

该系统经过Quartus II软件的仿真以及验证，实现了输出信号为输入信号的2^n倍频的功能，改变系统参数也可以得到不同倍频信号，而且始终能使输出信号与输入信号保持同步。

故该系统能够减少因倍频次数高而产生的倍频噪声，但有时会出现相位失锁等问题。

数字锁相环在倍频电路中的应用【摘要】：文章简述了锁相环的发展和组成，重点介绍了数字锁相环PE3236的内部组成，并分析了利用PE3236、二分频器、四分频器以及环路滤波器、压控振荡器组成的倍频电路，并且对环路滤波器和环路特性作了简要说明，从而给出了一种实现了频率合成的更加优化的方法。

【关键词】：PE3236; 单片数字锁相环(PLL); 环路滤波器(LF); 压控振荡器(VCO); 单片分频器中图分类号:TN742.1文献标识码：A 文章编号：1002-6908(2008)0110034-011. 引言锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

锁相原理在数学方面,早在30年代无线电技术发展的初期就已经出现。

1932年贝尔赛什(Bellescize)第一次公开发表了锁相环路的数学描述,用锁相环路提取相干载波来完成同步检波。

到了40年代电视接收机中的同步扫描电路中开始广泛的应用锁相技术,使电视图像的同步性能得到很大改善。

进入50年代，随着空间技术的发展,由杰斐(Jaffe)和里希廷(Rechtin)利用锁相环路作为导弹信标的跟踪滤波器获得成功,并首次发表了包含噪声效应的锁相环路线性理论分析的文章,同时解决了锁相环路最佳化设计问题。

在60年代,维特比(Viterbi)研究了无噪声锁相环路的非线性问题,并发表了”相干通信原理”一书。

到了70年代林特塞(Lindscy)和查里斯(Charles)进行了由噪声的一阶、二阶及高阶锁相环路的非线性理论分析,并做了大量实验以充实理论分析。

2. 基本原理锁相技术是实现相位自动控制的一门学科，锁相环是能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

它由鉴相器、环路滤波器和压控振荡器组成。

鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud 。

Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。

实验11 锁相环倍频器121180166 赵琛一、实验目的1学习数字锁相环集成电路，锁相环倍频器的基础知识。

2根据数字锁相环74HC/HCT4046的数据手册，分析、设计数字锁相环倍频器，学习根据集成电路数据手册分析、设计电路的的一般方法。

二、实验器材双踪示波器、方波信号发生器、数字万用表、CD4046、74LS47。

三、实验预习、研究、思考题1 锁相环锁定与失锁的标志是什么？如何用示波器来判断？答：锁定的标志是输出信号和输入信号频率相同，仅有相位的不同。

用示波器判断，可以调节输入电压，若输出信号与输入信号相位差不变化，频率一致，即两信号相对稳定，则完成锁相。

2 锁相环的锁定范围主要由哪些因素决定？答：由CD4046技术手册可知，期锁定范围由R1、R2、C1三个主要参数决定。

具体值要看这三个参数的关系图。

其中，C1、R1决定中心频率，R2、C1决定最低频率，R1、R2决定最高频率和最低频率比值。

3 CD4046有两个相位比较器，有何区别？74HC4046有3个相位比较器，有何区别？答：对于CD4046，两个相位比较器分别为异或相位比较器（NOR ）即PC1，其相位锁定范围为0——180°；相位——频率比较器（PFD ），即PC2，其相位锁定范围为-360°——360°。

其中PC1比较容易锁定，但是要求输入信号50%占空比，或者是波形较好小信号。

若条件达到尽可能用PC1，否则使用PC2已达到稳定的锁相。

一般多用PC2，比较容易满足条件。

对于74HC4046，除去CD4046已有的两个触发器外，还有第三个触发器 JK 触发相位比较器（JK ），即PC3，其相位锁定范围是0——360°。

选择方式与CD4046类似。

4 试推导有一个零点的二阶系统的单位阶跃响应的时域表达式和超调量的表达式。

答：对于有一个零点的二阶系统，其H(s)=bas s b as 2+++,其中a=2ζω，b=ω2，这是一个冲激响应。