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用固态继电器更加的不行！4051之类的模拟开关过模拟量不太精确，可考虑使用固态继电器发帖者IP:211.91.211.35发表时间:2003年4月7日13:21:47常用CMOS模拟开关功能和原理（4066，4051-53）二二、典型应用举例1.单按钮音量控制器单按钮音量控制器电路见图6。
VMOS管VT1作为一个可变电阻并接在音响装置的音量电位器输出端与地之间。
VT1的D极和S极之间的电阻随VGS成反比变化,因此控制模拟开关介绍与应用模拟开关是一种三稳态电路，它可以根据选通端的电平，决定输人端与输出端的状态。
当选通端处在选通状态时，输出端的状态取决于输人端的状态；当选通端处于截止状态时，则不管输人端电平如何，输出端都呈高阻状态。
模拟开关在电子设备中主要起接通信号或断开信号的作用。
由于模拟开关具有功耗低、速度快、无机械触点、体积小和使用寿命长等特点，因而，在自动控制系统和计算机中得到了广泛应用。
一、模拟开关的电路组成及工作原理模拟开关电路由两个或非门、两个场效应管及一个非门组成，如图一所示。
模拟开关的真值表见表一。
表一模拟开关的工作原理如下：当选通端Ｅ和输人端Ａ同为1时，则S2端为０，Ｓ1端为１，这时ＶＴ1导通，ＶＴ2截止，输出端Ｂ输出为１，Ａ=Ｂ，相当于输入端和输出端接通。
当选通Ｅ为0时，而输人端Ａ为０时，则S2端为1，S1端为０，这时ＶＴ1截止，VT2导通，输出端Ｂ为０，Ａ＝Ｂ，也相当于输人端和输出端接通。
当选通端Ｅ为０时，这时ＶＴ1和ＶＴ2均为截止状态，电路输出呈高阻状态。
从上面的分析可以看出，只有当选通端Ｅ为高电平时，模拟开关才会被接通，此时可从Ａ向Ｂ传送信息；当输人端Ａ为低电平时，模拟开关关闭，停止传送信息。
二、常用的ＣＭＯＳ模拟开关集成电路根据电路的特性和集成度的不同，ＭＯＳ模拟开关集成电路可分为很多种类。
现将常用的模拟开关集成电路的型号、名称及特性列入表二中。
表二常用的模拟开关三、CD4066模拟开关集成电路的应用举例CD4066是一种双向模拟开关，在集成电路内有４个独立的能控制数字及模拟信号传送的模拟开关。
CMOS(Complementary Metal Oxide Semiconductor)指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。
由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，自1958年美国德克萨斯仪器公司(TI)发明集成电路（IC）后，随着硅平面技术的发展，二十世纪六十年代先后发明了双极型和MOS型两种重要的集成电路，它标志着由电子管和晶体管制造电子整机的时代发生了量和质的飞跃。
MOS是:金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P 型MOS管和N型MOS管之分。
由MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（ Complementary MOS Integrated Circuit）。
目前数字集成电路按导电类型可分为双极型集成电路（主要为TTL）和单极型集成电路（CMOS、NMOS、PMOS等）。
CMOS电路的单门静态功耗在毫微瓦（nw）数量级。
CMOS发展比TTL晚，但是以其较高的优越性在很多场合逐渐取代了TTL。
以下比较两者性能，大家就知道其原因了。
1.CMOS是场效应管构成，TTL为双极晶体管构成2.CMOS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差4.CMOS功耗很小，TTL功耗较大（1～5mA/门）5.CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当。
集成电路中详细信息：1,TTL电平：输出高电平>2.4V,输出低电平<0.4V。
在室温下，一般输出高电平是3.5V，输出低电平是0.2V。
最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
2021年浙江省一般高校招生选考科目模拟试题(二) 本试题卷分选择题和非选择题共4页，满分50分，考试时间45分钟。
其中加试题为15分，用【加试题】标出。
【XZB2022YLZJXUANTJ002】一、选择题(本大题共13小题，每小题2分，共26分。
每小题列出的四个备选项中只有一个是符合题目要求的，不选、多选、错选均不得分)1.如图所示是一种无线充电器，该设备将电能以无线传输方式传送到用电设备。
该技术设备具有隐形，设备磨损率低，无需导线等优点。
该充电设备型号必需和手机型号配对才能正常使用，并且能量损失大，很难实现大功率远距离传输等，以下说法不正确的是()A．无线充电器使手机无需连接数据线充电，可让用户在充电时不受限制地自由行动，体现出技术具有解放人的作用B．无线充电器型号和手机型号不配对就无法正常使用，体现出技术的两面性C．生产该设备需要考虑材料学、物理等学科，体现技术的综合性D．将原有的充电设备进行了革新，体现出技术的创新性B[本题考查了技术与人的关系以及技术的性质。
解放人一方面指的是技术能解放人类的体力、劳动力，原来由手工完成，现在由机器设备来完成，另一方面指的是技术能延长人类身体器官的功能，A选项正确；技术的两面性是指技术既可以给人们带来福音，也可能给人们带来危害，无线充电器型号和手机型号不配对就无法正常使用，不属于危害，B选项错误；技术的综合性是指从事一项技术活动，这个过程要综合运用多个学科、多方面的学问，C选项正确；技术的创新性包括技术创造和技术革新，D选项正确。
]2．如图所示是一款橡胶底的塑料盆。
水倒入后，橡胶部分向下延展，能有效防止水洒出；能很好地适应各种各样的环境，且制作成本不高，可以替代硬底盆。
关于该产品的设计，以下说法中不恰当的是()A．有效防止了水的洒出，体现了设计的有用原则B．橡胶软底设计，体现了设计的创新原则C．制作成本不高，体现了设计的经济原则D．可以替代硬底盆，体现了设计的可持续进展原则D[本题考查的是设计的一般原则。
1.N 阱 (um)N 阱最小阱宽D1=4N 阱最小间距不同电位（高压与低压）D2=14N 阱最小间距同电位D2=0N 阱内N 阱边界到P +和N +扩散的最小间距D3=4N 阱外N 阱边界到P +扩散的最小间距D4=8N 阱外N 阱边界到N +扩散的最小间距D5=132.有源区扩散的最小宽度（管子的最小宽度）（无孔时）D6=4同型扩散的最小间距D7=4N 阱内N +扩散到P +扩散的最小间距D8=3N 阱外N +扩散到P +扩散的最小间距D9=53．场区注入N 场区版由N 阱版每边扩5得到 D10=4P 场区版取N 场区版的反版4．多晶硅最小多晶硅的宽度D11=3在掺杂区上多晶最小间距D12=3多晶硅盖过场区 extend D13=3场区上的多晶硅到场区的最小间距D14=1栅到场区边缘的最小距离(无引线孔)D15=3D3D6D9P+有源区N 阱N场N+D5D4D7D8D1N+D2D3N 阱D10D15D115．N 管源漏N select overlap N 管源漏包N +扩散区D16=2N 管源漏最小宽度D17=5N 管源漏最小间距 space between n-select D18=2N 管源漏到P +扩散区的最小间距D19=1P 管源漏版由N 管源漏版的反版得到6．引线孔最小接触孔宽D20=3有源区孔到有源区的最小距离D21=2铝包孔D22=2孔间最小间距D23=3孔到多晶的最小间距D24=3多晶包孔D25=2多晶的孔到扩散区间距D26=27．金属最小宽度D27=3最小间距D28=38．钝化孔钝化孔尺寸D29=1002钝化空的间距D30=100金属包钝化孔D31=5n 管源漏n+n+D18D19多晶硅铝D28D27铝D22D21D24D25D26有源区。
一种高电源抑制比的CMOS带隙基准电压源设计【摘要】提出了一种用于温度传感器的高电源抑制比（PSRR）、低温度系数、低功耗的CMOS带隙基准电压源。
在传统CMOS带隙基准电压电路的基础上，增加了优化的电源抑制比增强电路，在带隙基准反馈环路中引入电源噪声，使上面电流镜的栅源电压保持恒定值，从而提高电源抑制比。
采用自偏置共源共栅电流镜，来实现匹配更好的与绝对温度成正比（PTAT）电流镜像。
采用华虹宏力0.13um FS13QPR CMOS工艺实现，使用HSPICE仿真。
仿真结果表明电路输出基准电压为1.2V，电源抑制比在1K Hz时达到90dB，在-40～100℃的温度范围内温度系数是10ppm/℃，在1.8～3.6V工作电压范围内的线调整率为0.5mV/V，工作电流43uA。
【关键词】带隙基准电压;电源抑制比;自偏置共源共栅电流镜;温度传感器引言带隙基准电压源（Bandgap V oltage Reference）具有与温度、电源电压和工艺变化几乎无关的突出优点，能够提供稳定的参考电压或参考电流，被广泛应用与集成温度传感器、比较器、A/D和D/A转换器、存储器以及其他模数混合系统集成芯片中，并且高性能基准电压源直接影响着电路的性能。
研究用CMOS 工艺实现的可集成于片上系统（SOC）的高精度带隙基准源显得尤为重要[1]。
对于高精度的温度传感器，从电源注入到带隙基准输出的噪声是各种噪声中最重要的噪声，会严重影响参考电压和温度传感器的与绝对温度成正比（PTAT）电压。
因此，设计高电源抑制比（PSRR）的带隙基准源满足其要求显得十分必要[2]。
本文先介绍了带隙基准源的基本原理，再基于等效小信号模型，对带隙基准源的电源抑制比做了详细的分析，进而提出了一个具有高电源抑制比、低温度系数、低功耗可用于温度传感器的带隙基准电压源。
1.带隙基准源电源抑制比分析利用与CMOS兼容工艺的纵向PNP晶体管和采用放大器负反馈实现的传统CMOS带隙基准电压如图1所示。
