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Altera FPGA介绍

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Altera_FPGA_配置模式

Altera_FPGA_配置模式

FPGA配置模式时间：2011-09-12 23:15:16 来源：作者：FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。

如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

在很多项目设计中采用Altera 公司基于SRAM架构Cyclone系列器件。

Cyclone器件与其他FPGA器件一样是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。

这些配置数据可通过多种模式加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置。

1 Cyclone FPGA 配置模式Cyclone系列FPGA器件配置方案主要有三种，包括使用低成本配置芯片的主动串行(AS)配置、被动串行(PS)配置以及基于JTAG配置，实际应用时可以使用其中的一种方案配置Cyclone系列FPGA器件，来实现用户编程所要实现的功能。

Cyclone系列FPGA器件是用SRAM单元配置数据的。

由于SRAM掉电后容易丢失数据，配置数据必须即时地下载到上电的Cyclone器件中。

不同的配置模式可采用不同的专用配置芯片或数据源这三种配置模式是由Cyclone器件的模式选择引脚MSEL1和MSEL0的高低电平来决定的，如果你的实际应用只要求单一的配置模式，可以把模式选择引脚连接到VCC端或接地端在切换引脚的过程中，器件的运行状态不会被影响。

FPGA开发板

FPGA开发板

FPGA开发板FPGA开发板ALTERA FPGA是世界上十几家生产CPLD/FPGA的公司中最大的可编程逻辑器件供应商之一，生产的FPGA产品有：FLEX6000/8000/10K、APEX20K、ACEX1K、APEXⅡ、Mercury、Excalibur、Cyclone、Stratix、CycloneⅡ和StratixⅡ等系列。

Altera的FPGA器件采用钢铝布线的先进CMOS技术，具有非常低的功耗和相当高的速度，而且采用连续式互连结构，提供快速的、连续的信号延时。

Altera器件密度从300门到400万门，能很容易地集成现有的各种逻辑器件，高集成度的FPGA提供更高的系统性能，更高的可靠性，更高的性能价格比。

Altera Cyclone系列FPGA是Altera公司2003年9月份推出的，基于1.5V，0.13μm 工艺，Cyclone 是一个性价比很高的FPGA系列。

其中EP1C3T144是Cyclone系列中的一员，共有2910逻辑单元，59904RAM bits，1个PLLs，最多有104个用户I/O，可以说这款FPGA的资源非常丰富，足够满足大型设计的需要。

本公司因此特推出Cyclone EP1C3T144C8 FPGA开发板，该开发板功能强大，接口丰富，可做大型综合实验。

FPGA开发板硬件资源主要有：1、Altera EP1C3T144C8 FPGA芯片2、Altera 串行配置芯片EPCS13、DAC0832芯片4、ADC0809芯片5、液晶接口6、TP3057PCM编解码芯片7、八位高亮数码管8、八位拨码开关9、4×4阵列键盘10、4个复位轻触按键11、9个高亮发光二极管（红、绿、黄色各三灯）12、双刀双掷继电器13、异步通信串口（UART）14、双有源晶振（24MHz和32.768MHz）15、5V，3.3V，1.5V电源管理系统FPGA开发板带以下DEMO程序：1、FPGA实现流水灯实验2、FPGA实现电子钟实验3、FPGA实现串口发送实验4、FPGA实现串口接收、点阵显示实验5、FPGA实现矩阵键盘和点阵显示（实时扫描方式）6、FPGA实现矩阵键盘和数码管显示（延时扫描方式）7、FPGA实现AD转换、数码显示和拨码选择通道实验8、FPGA实现DA转换，产生锯齿、三角、正弦波；拨码开关选择波形9、FPGA实现液晶显示（并行控制）10、FPGA实现液晶显示（串行控制）11、FPGA实现TP3057音频编解码12、简单密码锁实验（按键＋继电器实验）FPGA开发板上的所有模块单元都已连线，省去了连线的烦恼，同时FPGA芯片所有可用I/O都通过自锁紧插座引出，方便做扩展实验，而且FPGA芯片由于管脚密集，在引脚插座旁都标有对应的管脚号，使您对所用的管脚一目了然。

Altera FPGA的基本结构

Altera FPGA的基本结构

FPGA的基本结构FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。

FPGA的基本结构每个单元简介如下：1.可编程输入/输出单元（I/O单元）目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等。

2.基本可编程逻辑单元FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。

FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。

FPGA一般依赖寄存器完成同步时序逻辑设计。

一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。

学习底层配置单元的LUT和Register比率的一个重要意义在于器件选型和规模估算。

由于FPGA内部除了基本可编程逻辑单元外，还有嵌入式的RAM、PLL或者是DLL，专用的Hard IP Core等，这些模块也能等效出一定规模的系统门，所以简单科学的方法是用器件的Register或LUT的数量衡量。

3.嵌入式块RAM目前大多数FPGA都有内嵌的块RAM。

嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。

CAM，即为内容地址存储器。

写入CAM的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所有内部数据的地址。

简单的说，RAM是一种写地址，读数据的存储单元；CAM与RAM恰恰相反。

除了块RAM，Xilinx和Lattice的FPGA还可以灵活地将LUT配置成RAM、ROM、FI FO等存储结构。

4.丰富的布线资源布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。

第三章 Altera的 CPLDFPGA

第三章 Altera的 CPLDFPGA
3.1 3.2 3.3
Altera的CPLD/FPGA器件系列 Altera的CPLD/FPGA器件 Altera的CPLD/FPGA的配臵
Altera是著名的PLD器件生产厂 商，Altera的PLD器件具有高性能、 高集成度和高性价比的优点，并且 Altera提供了全面的开发工具和丰 富的IP核、宏功能库等，因此 Altera的产品得到了广泛应用。
… 1 6个扩展乘积项
共享扩展项
去P IA
MAX7000器件的宏单元可以单独地配臵成 时序逻辑或组合逻辑工作方式。每个宏单元 由逻辑阵列、乘积项选择矩阵和可编程寄存 器等三个功能块组成。 MAX7000器件的宏单元中的逻辑阵列用来 实现组合逻辑，它为每个宏单元提供五个乘 积项。乘积项选择矩阵把这些乘积项分配到 “或”门和“异或”门作为基本逻辑输入,以 实现组合逻辑功能；或者把这些乘积项作为 宏单元中寄存器的辅助输入来实现清除、预 臵、时钟和时钟使能等控制功能。
APEX系列
APEX20K系列器件是第一个具有多核结构，支持可编程单芯片系统（ SOPC）的PLD器件系列 。这种多核结构集成了乘积项、查找表和嵌入式存储器块（ EAB）。乘积项结构适用于实现复 杂组合逻辑；使用查找表逻辑能实现增强型寄存器功能；查找表结构能有效实现数据通道、增 强型寄存器、数学运算及数字信号处理器等设计；嵌入式系统块（ ESB）能实现多种存储功能 ，包括FIFO、双端口RAM及内容可寻址存储器（CAM）。 APEX20K系列器件的配臵通常是在系统上电时，通过存储一个 Altera串行PROM中的配臵数据 或者由系统控制器提供的配臵数据来完成。Altera提供ISP串行数据配臵芯片，如EPC1、EPC2 、EPC16；APEX20K具有优化的接口，允许微处理器串行或并行，同步或异步对其进行配臵，微 处理器将APEX20K作为存储器对待，重新配臵也很容易。APEX20K器件被配臵后，可以通过重新 复位器件、加载新数据的方法实现在线可配臵。 APEX20KE器件属于超级APEX20K器件，它支持先进的I/O标准和内容可寻址存储器（CAM）， 并具有更多的全局时钟数、增强的“时钟锁定”时钟电路等附加特性。APEX20KE在APEX20K器 件基础上扩展到150万门。 APEXII器件结构与APEX20K器件结构一样，它集成了高速差分I/O，支持使用True-LVDS接口 。在True-LVDS接口中的并串转换、串并转换和CDS电路支持LVDS、LVPECL、HyperTransport和 PCML I/O标准。在一般用户I/O的Flexible-LVDS引脚提供附加的差分支持，增加了整个器件的 带宽，这种电路再加上增强型IOE及对大量I/O标准的支持，使得APEXII器件能满足高速接口的 需要。APEXII其间还具有其他的高性能特征，如双向双端口RAM、CAM、普通的PLL和大量的全 局时钟。

Altera FPGA配置及升级

Altera FPGA配置及升级

Altera FPGA配置方式及升级方式（针对cyclone II器件）1、配置cyclone II FPGA对于altera fpga，主要配置方式为AS，PS，JTAG三种配置方式。

这几种配置方式在于电路上对器件配置方式引脚选择不同：如图1.1所示：图1.1注意1：对于快速AS模式，只支持配置芯片EPCS16，EPCS64；2：对于JTAG配置模式，只应用JTAG，该引脚连接到地；2、配置器件（图2.1）：图2.13、FPGA配置方式具体分体3.1AS（Active Serial）配置：3.1.1原理AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。

使用Altera串行配置器件来完成。

Cyclone器件处于主动地位，配置器件处于从属地位。

AS配置器件采用四引脚接口处理：DCLK、DATA、ASDI、nCS；配置数据通过DATA0引脚送入FPGA。

配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。

3.1.2电路连接方式（图3.1）图3.13.1.3配置时序（图3.2）图3.2在配置完成后到初始化完成所需要299个时钟周期（100M）3.1.4配置文件.pof .jic .rbf3.2PS（Passive Serial）配置方式3.2.1配置原理主动串行配置方式可以通过altera配置器件，一个下载电缆，或者通过一个主控制器，诸如MAX II器件、MCU等来配置FPGA。

配置数据通过DATA0在每个DCLK的上升沿送入器件。

FPGA配置方式选择引脚配置如图3.3所示图3.33.2.2电路连接：配置器件配置（图3.4）图3.4MAX II配置，图3.5图3.5MCU配置，图3.6图图3.63.2.3配置时序图3.73.2.4配置文件格式.rbf .hex .ttf3.3JTAG配置方式3.3.1原理对于cyclone II器件来说，JTAG配置方式优先于其他器件配置方式。

Altera Cyclone III系列FPGA开发板简介

Altera Cyclone III系列FPGA开发板简介

ETL-002 Altera Cyclone III系列FPGA开发板简介概述ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。

除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。

单板描述主芯片EP3C10提供了10320个逻辑单元（LE），46块SRAM（每块9K bits）, 23个18*18的乘法器。

开发板自带USB供电电路：您只需将USB线插上您的USB端口，无需外接＋5V直流电源，开发板即可工作。

开发板同时支持AS模式下载和JTAG模式下载。

程序固化既可通过JTAG口也可直接对板上的FLASH进行编程。

丰富的外围接口可满足常用的外设的人机交互，我们还将剩下未用的40个用户I/O引脚全部引出，使得您可以通过这些信号对本开发板进行电路扩展。

这些接口主要包括：PS2鼠标接口：可以将PS2鼠标的任何移动的信息反应在数码管上PS2键盘接口：可以将PS2键盘上的任意按键以16进制的信息反应在数码管上VGA显示器接口：可以将FPGA产生的信息反映在VGA显示器上。

开发板自带了动态彩条显示的功能双串口接口：可以与任何的串口设备相接。

开发板自带的演示程序是将PC上的超级终端中输入的任何信息返回PC 4位数码管：可以实时显示任何的数字信息。

开发板自带的演示程序实时地显示分钟和秒钟的信息。

4位LED灯：用于指示状态。

开发板自带了跑马灯实验。

4位按键开关：可用于复位等作用。

4位拨码开关：可用于电路的选择作用教学实验除了开发板的丰富的硬件资源外，我们还提供了数十个学习实验。

通过这些实验，您可以学习FPGA芯片，Quartus II软件和设计仿真和下载等FPGA的设计流程，然后将试验中程序执行的信息通过数码管，LED 灯，串口等板上的硬件直观的显示出来。

第1章 FPGA开发简介-Altera FPGA系统设计实用教程(第2版)-李莉-清华大学出版社


下载电缆
ByteBlaster II
USB-Blaster
Ethernet Blaster
（1）完全符合设计人员的设计思路，从功能描述开 始，到物理实现的完成。
（2）设计更加灵活。 （3）设计易于移植和更改。 （4）易于进行大规模、复杂电路的设计实现。 （5）设计周期缩短。
1.4.2 典型FPGA开发流程
电路功能设计
设计输入
编译 综合
功能仿真
FPGA适配（布局布线）
时序仿真
配置
硬件环境要求高，软件投资大，通用性强，不面向具体 公司的PLD器件。
PLD制造厂商开发的专用软件工具则具有硬件环境要求 低，软件投资小的特点，并且很多PLD厂商的开发工具 是免费提供的，因此其市场占有率非常大；缺点是只针 对本公司的PLD器件，有一定的局限性。
1.4 基于FPGA的开发流程
1.4.1 FPGA设计方法概论 FPGA的设计方法属于自上而下的设计方法
第1章 FPGA开发简介
1.1 可编程逻辑器件概述 1.2 FPGA芯片 1.3 FPGA开发工具 1.4 基于FPGA的开发流程
1.1 可编程逻辑器件概述
可编程逻辑器件（Programmable Logic Device，简
称PLD）
可编程逻辑器件
PLD
低密度 PLD
高密度 PLD
PROM
PLA
PAL
GAL
EPLD CPLD FPGA
70年代初
70年代末 80年代初
80年代中期
80年代中期 及以后
图1-1 PLD器件的发展流程
低密度PLD的基本结构参考图
输入项 乘积项
或项
输
输

Altera产品知识分享


应用领域
汽车电子
消费电子 计算机与存储
军事与航空航天
医疗电子
无线通信
工业控制与自动化
Thanks！
IIZ CPLD。零功耗 MAX IIZ CPLD 是该系列 中的最新器件。 MAXII系列和以上讲的3个系列都有些不区别。 前面说的CPLD功能强不强是由它的宏单元决 定的。但是在MAXII系列来说它是结合了 CPLD和FPGA的新产品。它的基本结构是逻 辑单元 （FPGA性能指标之一）。 在MAXII系列中主要影响价格有逻辑单元、 I/O数以及封装不同和有特殊的应用。
价格与宏单元数，引脚数，速度成正比，区
间从1美金左右到几十美金。
常用于通信、计算机、消费电子、汽车、工
业和许多其他终端系统中。依靠其低成本和 灵活性的特点，MAX 3000 器件可以替代其他 更昂贵的标准硅片器件，降低系统成本。采 用CPLD，系统升级更为简单，并依靠其再编 程能力延长了终端产品的生命周期。
Arria系列
属于中端FPGA系列，适合对成本和功耗敏
感的收发器应用 。产品定位于在低成本和高 性能之间取得平衡,非常适合用于降低系统总 成本。 具有片内收发器，支持集成更多的功能，提 高系统带宽(16个3.75-Gbps收发器)。 命名规则与Cyclone类似， 如：EP2AGX65CU17C4N
Altera产品知识分享
Altera公司介绍
Altera(阿尔特拉)是世界上“可编程芯片系统”
（SOPC）解决方案倡导者 ，其主要优势产 品是FPGA、CPLD和结构化ASIC. 总部位于 美国硅谷圣何塞。
CPLD产品
Altera的CPLD产品线目前分为4块。
1.MAX3000系列 2.MAX7000系列 3.MAX9000系列 4.MAX II系列

AlteraFPGA和Xilinx-FPGA-引脚功能详解解读

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。

An：O，A[25:0]为BPI模式的地址位。

配置完成后，变为用户I/O 口。

AWAKE：O，电源保存挂起模式的状态输出引脚。

SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。

除非SUSPEND模式被使能，AWAKE 被用作用户I/O。

MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。

FCS_B：O，BPI flash 的片选信号。

FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。

FPGA入门教程_ALTERA_Quartus_II__和_XILINX___ISE_CPLD入门教程_教案_VHDL_Verilog_例程讲解

广州邦讯信息系统有限公司 FPGA培训教程
2011-8
FPGA介绍
何为FPGA?

FPGA（Field－Programmable Gate Array），即现 场可编程门阵列，它是在PAL、GAL、CPLD等可编 程器件的基础上进一步发展的产物。它是作为专用 集成电路（ASIC）领域中的一种半定制电路而出现 的，既解决了定制电路的不足，又克服了原有可编 程器件门电路数有限的缺点
Verilog HDL 的抽象级别
语言本身提供了各种层次抽象的表述，可以用详细 程度有很大差别的的多层次模块组合来描述一个 电路系统。 行为级：技术指标和算法的Verilog描述 RTL关级：具体的晶体管物理器件的描述
Verilog HDL 的抽象级别
设计复杂数字系统的工具 和手段
两种硬件描述语言 ： Verilog VHDL
有哪几种硬件描述语言？ 各有什么特点？

Verilog HDL - 较多的第三方工具的支持 - 语法结构比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写
Verilog HDL 的发展历史
两者建模能力的比较
行为级 的抽象
系统级
SystemVerilo g
算法级
VHDL Verilog
寄存器传输级
逻辑门级 VITAL
开关电路级
VerilogHDL 与 VHDL 建 模 能 力 的 比 较
Verilog HDL有什么用处？
在各种抽象层次上描述数字电路
测试各种层次数字电路的行为 设计出正确有效的复杂电路结构

数字信号处理系统的实现

非实时系统： 通用的计算机和利用通用计算机改装的设备，主要 工作量是编写 “C” 程序。输入/输出数据大多为文 本 。 实时系统： 信号处理专用的微处理器为核心的设备，主要工作 量是编写汇编程序。输入/输出数据大多为数据流， 直接用于控制 。
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TX1 & RX1
Transceiver Channel 0
TX0 & RX0
CCU = Clock Control Unit; CMU = Clock Management Unit
© 2011 Altera Corporation—Confidential
Why use FPGAs?

Problem:

FPGAs are … everywhere
© 2011 Altera Corporation—Confidential 5
Industries that use FPGAs
Consumer Automotive Test, Measurement & Medical Communications Broadcast Military & Industrial Computer & Storage
Intel Intel i486 i486 (1988) (1988)
2,300 transistors
P4 P4 (2000) (2000)
1.2 million transistors
Core2 Core2 Duo Duo (2006) (2006)
55 million transistors
© 2011 Altera Corporation—Confidential 3
Camcorders
What are FPGAs and why should we use them?
© 2011 Altera Corporation—Confidential
FPGA

Field Programmable Gate Array
A large set of programmable logic elements Connected with programmable switches

SSI, MSI, LSI (10,000 transistors)
1980s:
Programmable Logic Devices (PLAs, PALs) 16-bit, 32-bit processors (> 1,000,000 transistors)

1990s:

Full custom chips Gate arrays (semi-custom chips) Field-Programmable Gate Arrays > 100,000,000 transistors

Design with ease
Built-in PCI Express hard IP Single design environment Jump-start design with protocol IP packs, reference
designs and development kits
© 2011 Altera Corporation—Confidential 22
Increasing Chip Development Cost
Digital Signal Processing
DSP Blocks
© 2011 Altera Corporation—Confidential 15
General I/O
Programmable I/O
© 2011 Altera Corporation—Confidential 16
Clock Management
(1)(2)
Phaselocked loops (PLLs)(1) 4 4 4 4 6 6 6 6
EP2AGX20 EP2AGX30 EP2AGX45 EP2AGX65 EP2AGX95 EP2AGX125 EP2AGX190 EP2AGX260
48 48 56 56 64 64 96 96
Notes: 1) Number of transceiver channels and LVDS I/O determined by packaging. 2) Maximum LVDS I/O denotes channels with built-in SERDES (up to 1 Gbps). See Handbook for details.

2 20 0G Gb bp ps sf fo or r u un nd de er r3 3W W
Lowest power 3-Gbps FPGA
40-nm process with 0.9V core voltage <100 mW per transceiver channel Integrated power optimization tool
Can be used to implement any digital hardware circuit

Digital hardware is found is almost all modern products
Consumer produces, like audio and video players Telephone and television equipment Cars, airplanes, trains Medical equipment, and industrial control
291 million transistors
Stratix IV GX FPGA
2.5 billion transistors
© 2011 Altera Corporation—Confidential 4
Why Teach Students about FPGAs?

Field-Programmable Gate Arrays are programmable hardware chips
Introducing Arria II GX FPGAs

High functionality
Optimized logic, memory, and digital signal processing
(DSP) ratios for 3-Gbps applications Up to 16 transceivers @ 3.75 Gbps
Create an application to process a lot of data quickly How?

Alternatives:
Processor? Easy to write code, low performance, power hungry Gate Array (ASIC)? Very high performance, low power, very hard to design, expensive to manufacture Field-Programmable Gate Array? no manufacturing needed (just program), easier to design for than ASIC, high performance, lower power than a processor
Introduction and the architecture of FPGA
© 2011 Altera Corporation—Confidential
Evolution of Integrated Circuits

< 1960 individual transistors 1960s – 1970s:
ห้องสมุดไป่ตู้
FPGA: re-programmable hardware
© 2011 Altera Corporation—Confidential 11
FPGA Architecture: Logic Element

Lookup table (LUT) implements any 4-input logic function
Delay Locked Loops (DLLs)
Phase Locked Loops (PLLs)
© 2011 Altera Corporation—Confidential 17
Serial Interfaces
High Speed Serial Interfaces
© 2011 Altera Corporation—Confidential 18
© 2011 Altera Corporation—Confidential 6
Traditional FPGA Applications
© 2011 Altera Corporation—Confidential 7
Altera FPGA Applications
© 2011 Altera Corporation—Confidential 8
…
… …
Logic element
LAB
Programmable switch
Stratix IV GX (more than 10 million gates)
Adaptive Logic Modules
RAM Blocks (M9K & M144K)
© 2011 Altera Corporation—Confidential 14
Transceiver Channel 3
TX3 & RX3
FPGA-Transceiver
Transceiver Channel 2
TX2 & RX2
Serial Link
CMU1 CCU CMU0
Transceiver Channel 1