Altera公司FPGA的配置

2011年5月Altera 公司订阅版权© 2011 Altera 公司。

保留所有权利。

ALTERA 、ARRIA 、CYCLONE 、HARDCOPY 、MAX 、MEGACORE 、NIOS 、QUARTUS 以及STRATIX 均在美国专利和商标事务所进行了注册，是Altera 公司在美国和其他国家的商标。

所有其他商标或者服务标记的所有权属于其各自持有人，/common/legal.html 对此进行了解释。

Altera 保证当前规范下的半导体产品性能与Altera 标准质保一致，但是保留对产品和服务在没有事先通知时的升级变更权利。

除非与Altera 公司的书面条款完全一致，否则Altera 不承担由此处所述信息、产品或者服务导致的责任。

Altera 建议客户在决定购买产品或者服务，以及确信任何公开信息之前，阅读Altera 最新版的器件规范说明。

101 Innovation DriveSan Jose, CA 95134反馈FPGA 协议实现配置Altera 新的器件配置模式——协议实现配置(CvP)，通过结合PCI Express ®来配置Altera 28-nm Arria ® V、Cyclone ® V 和Stratix ® V FPGA 的内核架构。

CvP 能够降低产品成本，减小电路板面积，同时简化了软件应用模型，具备可靠的现场系统更新功能。

此外，嵌入式自治PCIe IP 内核有助于确保设计满足PCIe 上电时序要求，FPGA 内核架构配置时间对其没有影响，保证了各种基于PCIe 计算机平台上广泛的互操作性。

引言PCIe 技术替代了PCI 成为处理器和被监控设备之间的标准控制平面接口。

自从2005年推出以来，FPGA 设计人员在FPGA 和处理器之间已经广泛使用了PCIe 接口。

现在的FPGA 包括嵌入式PCIe 内核，它用作端点或者根端口。

FPGA配置模式时间：2011-09-12 23:15:16 来源：作者：FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。

如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

在很多项目设计中采用Altera 公司基于SRAM架构Cyclone系列器件。

Cyclone器件与其他FPGA器件一样是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。

这些配置数据可通过多种模式加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置。

1 Cyclone FPGA 配置模式Cyclone系列FPGA器件配置方案主要有三种，包括使用低成本配置芯片的主动串行(AS)配置、被动串行(PS)配置以及基于JTAG配置，实际应用时可以使用其中的一种方案配置Cyclone系列FPGA器件，来实现用户编程所要实现的功能。

Cyclone系列FPGA器件是用SRAM单元配置数据的。

由于SRAM掉电后容易丢失数据，配置数据必须即时地下载到上电的Cyclone器件中。

不同的配置模式可采用不同的专用配置芯片或数据源这三种配置模式是由Cyclone器件的模式选择引脚MSEL1和MSEL0的高低电平来决定的，如果你的实际应用只要求单一的配置模式，可以把模式选择引脚连接到VCC端或接地端在切换引脚的过程中，器件的运行状态不会被影响。

alterafpga配置配置是连接FPGA软件设计到硬件功能实现的桥梁，配置电路部分有误，配置文件无法下载到配置器件中，对FPGA编程，则再好的设计都是浮云。

上电后，配置数据保存在配置RAM中，将配置数据载入配置RAM即是对FPGA编程。

配置方式有很多种，主要区别为FPGA所处的地位和打入数据的方式不同，其基本时序基本相同。

基本时序波形如下：配置过程主要由nCONFIG、nSTATUS、CONF_DONE以及可选的INIT_DONE四个状态信号控制。

一个器件完整的配置过程包括上电复位、配置、初始化三个阶段。

正常上电后，nCONFIG管脚被拉低，器件复位，此时配置RAM的所有内容被清空，所有I/O处于高阻态，其余三个状态信号亦均被拉低，复位结束后，FPGA释放nCONFIG管脚，使其被外部上拉电阻拉高，FPGA在nCONFIG检测到由低到高的跳变沿，配置开始，同时FPGA 采样MSEL的信号状态，决定接受何种配置模式。

随后，FPGA释放nSTATUS管脚，外不上拉电阻将其拉高，FPGA在nSTATUS管脚检测到由低到高的跳变沿，表示FPGA开始接受数据。

配置数据由DATA管脚打入，配置时钟经DCLK管脚送入（被动方式下，主动方式DCLK 由FPGA提供），配置数据在上升沿锁存至FPGA中，配置数据全部打入到FPGA后，FPGA释放CONF_DONE管脚，使其由外部上拉电阻拉高，说明配置结束，进入初始化过程。

INIT_DONE是一个可选的指示初始化完成的信号（Device-Pin&Options-general），INIT_DONE在nCONFIG信号为低或配置的初期时为高电平，而当使能INIT_DONE的比特位（在配置数据的第一帧中）被配置进FPGA后，INIT_DONE信号变低，因此INIT_DONE信号由高到低的跳变表示FPGA配置真正开始，开始接收配置数据，如果INIT_DONE一直保持为高，说明FPGA没有接收到正确配置数据的文件头。

FPGA EP3C5型号及参数
商品名称：Altera便携式FPGA开发板商品编号：130953 商品规格：EP3C5经济版
所属品牌：Altera/阿尔特拉上架时间：2013-11-15 16:51:45
[套件特点]：
1、板上带AD和DA。

A、配合采样程序可做数字万用表；
B、配合信号驱动模块可做信号发生器。

2、套件采用Altera CycloneIII系列65nmFPGA，高密度设计和贴装。

3、体积小（5*8cm），携带方便。

4、容易扩展。

5、多功能，可当作USB Blaster II下载线使用。

[主要技术指标]：
1、FPGA：CycloneIII的EP3C5
2、配置：EPCS4
3、SRAM: 512K高速SRAM。

4、常用电压型DA :1 路10Bit，1.25 MHz maximum update rate
5、AD :1 路10Bit，1.25 MSPS
6、1个LED指示
7、1个复位按钮
8、24M有源晶振
9、2个24针扩展座，支持20个扩展IO，4个CLK输入。

10、四层板，通过全板EMC/EMI和SI仿真。

11、高速电流型DA：可选1 路14Bit 165MSPS(完全版才有此项)。

Altera FPGA配置方式及升级方式（针对cyclone II器件）1、配置cyclone II FPGA对于altera fpga，主要配置方式为AS，PS，JTAG三种配置方式。

这几种配置方式在于电路上对器件配置方式引脚选择不同：如图1.1所示：图1.1注意1：对于快速AS模式，只支持配置芯片EPCS16，EPCS64；2：对于JTAG配置模式，只应用JTAG，该引脚连接到地；2、配置器件（图2.1）：图2.13、FPGA配置方式具体分体3.1AS（Active Serial）配置：3.1.1原理AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。

使用Altera串行配置器件来完成。

Cyclone器件处于主动地位，配置器件处于从属地位。

AS配置器件采用四引脚接口处理：DCLK、DATA、ASDI、nCS；配置数据通过DATA0引脚送入FPGA。

配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。

3.1.2电路连接方式（图3.1）图3.13.1.3配置时序（图3.2）图3.2在配置完成后到初始化完成所需要299个时钟周期（100M）3.1.4配置文件.pof .jic .rbf3.2PS（Passive Serial）配置方式3.2.1配置原理主动串行配置方式可以通过altera配置器件，一个下载电缆，或者通过一个主控制器，诸如MAX II器件、MCU等来配置FPGA。

配置数据通过DATA0在每个DCLK的上升沿送入器件。

FPGA配置方式选择引脚配置如图3.3所示图3.33.2.2电路连接：配置器件配置（图3.4）图3.4MAX II配置，图3.5图3.5MCU配置，图3.6图图3.63.2.3配置时序图3.73.2.4配置文件格式.rbf .hex .ttf3.3JTAG配置方式3.3.1原理对于cyclone II器件来说，JTAG配置方式优先于其他器件配置方式。

目录1 设计准则 (1)2 模块功能摘要 (1)3 参考资料 (1)4 基本原理 (1)4.1 硬件连接 (2)4.2 操作过程 (3)4.3 数据转换 (4)4.4 在线升级 (5)4.4.1 硬件要求 (6)4.4.2 软件要求 (6)4.4.3具体过程 (6)5 技术指标 (7)6 电原理图 (7)7 PCB图.................................................................................................... 错误！未定义书签。

8 结构图..................................................................................................... 错误！未定义书签。

9 输入、输出接口及性能参数................................................................. 错误！未定义书签。

10 软件 (7)11 元器件说明..................................................................................... 错误！未定义书签。

12 可编程器件说明............................................................................. 错误！未定义书签。

13 可信性设计说明............................................................................. 错误！未定义书签。

14 电源和接地..................................................................................... 错误！未定义书签。

Altera FPGA下载配置很多兄弟对于CPLD下JTAG的下载很熟悉了,可转到FPGA来的时候,多多少少有些迷惑,怎么出现配置芯片了,为什么要用不同的下载电缆,不同的下载模式?我就自己知道的一点东西谈一些个人的见解,并发一些资料.1.FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。

AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone 系列。

使用Altera串行配置器件来完成。

Cyclone期间处于主动地位，配置期间处于从属地位。

配置数据通过DATA0引脚送入FPGA。

配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。

(见附图)PS则由外部计算机或控制器控制配置过程。

通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。

配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。

(见附图)JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera 下载电缆或主控器来完成。

FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。

在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。

在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。

专用配置器件：epc型号的存储器常用配置器件：epc2,epc1,epc4,epc8,epc1441(现在好象已经被逐步淘汰了)等对于cyclone cycloneII系列器件,ALTERA还提供了针对AS方式的配置器件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他们只适用于cyclone系列.除了AS和PS等单BIT配置外，现在的一些器件已经支持PPS，FPS等一些并行配置方式，提升了配置速度。

用CPU配置Altera公司的FPGA一. 概述目前很多产品都广泛用了FPGA，虽然品种不同，但编程方式几乎都一样：利用专用的EPROM对FPGA进行配置。

专用的EPROM价格不便宜，且大部分都是一次性OTP方式编程。

一旦更改FPGA设计，代价不小。

为了进一步降低产品的成本和升级成本，可以考虑利用板上现有CPU子系统中空闲的ROM空间存放FPGA的配置数据，并由CPU模拟专用EPROM对FPGA进行配置。

本文将以PowerPC860和EP1K30为例，讲解如何利用CPU来配置FPGA。

CPU配置FPGA的优点与Configuration EPROM方式相比本设计有如下优点：1．降低硬件成本——省去了FPGA专用EPROM的成本，而几乎不增加其他成本。

以A LTERA的10K系列为例，板上至少要配一片以上的EPC1，每片EPC1的价格要几十元，容量1M位。

提供1Mb的存储空间，对于大部分单板来说（如860系统的单板），是不需要增加硬件的。

即使增加1Mb存储空间，通用存储器也会比FPGA专用EPROM便宜。

2．可多次编程——FPGA专用EPROM几乎都是OTP，一旦更换FPGA版本，旧版本的并不便宜的EPROM只能丢弃。

如果使用本设计对FPGA配置，选用可擦除的通用存储器保存FPGA的编程数据，更换FPGA版本，无须付出任何硬件代价。

这也是降低硬件成本的一个方面。

3．实现真正"现场可编程"--FPGA的特点就是"现场可编程"，只有使用CPU对FPGA 编程才能体现这一特点。

如果设计周全的话，单板上的FPGA可以做到在线升级。

4．减少生产工序--省去了对"FPGA专用EPROM"烧结的工序，对提高生产率，降低生产成本等均有好处。

对于双面再流焊的单板，更可省去手工补焊DIP器件的工序。

当然，与Configuration EPROM方式相比也有一些需要注意的的地方：1．需要CPU提供5根I/O线--一般来说，这并不困难。

Altera FPGA 配置注意事项（1） DATA0：输入；单片机串行的配置数据输入口。

（2）DCLK：输入；为外部数据源提供时钟。

（3）nCONFIG：输入；配置控制输入。

低电平使ACEX1K器件复位，在由低到高的跳变过程中启动配置。

（4）nSTATUS：双向漏极开路（需接上拉电阻）；上电后，ACEX1K立即驱动该引脚到低电平，然后在100ms内释放掉它。

nSTATUS必须经过1K电阻上拉到VCC，如果配置中发生错误，ACEX1K将其拉低。

（5） CONF_DONE：双向漏极开路（需接上拉电阻）；状态输出。

在配置期间，ACEX1K将其驱动为低电平。

所有配置数据无误差接收后，由于有上拉电阻，所以将其变为高电平，表示配置成功。

CONF_DONE必须经过1K电阻上拉到VCC。

其中在配置中还有另外几个引脚需要注意：（1）nCE：输入；ACEX1K器件使能输入；nCE为低电平时使能配置过程，为单片配置时，nCE必须始终为低。

（2）nCEO：输出（专用于多片器件）；ACEX1K配置完成后，输出为低电平。

在多片级联配置时，驱动下一片的nCE端，从而实现多片FPGA的配置。

在AS模式下如果出现如下错误Error: Can't recognize silicon ID for device 11。

确认你的QII中选择的配置芯片是否和电路板中的芯片一致2。

检查你的下载线是否损坏，据说下载线长不应该超过30CM 但是我自己做的大概有50CM也可以正常使用3。

确定你的配置芯片是否损坏，可以使用JTAG烧写配置芯片测试下，如果可写那就可以排除该错误4。

检查你的电路中的AS模式中的上拉电阻和下拉电阻是否虚焊，还有MSEL0与MSEL1是否选择正确和nSTATUS是否接上拉电阻等。

ALTERA FPGA 配置接口标准JTAG接口：标准AS接口：标准PS接口：USB Blaster 功能概述∙支持ALTERA 公司全系列FPGA/CPLD器件∙支持ALTERA公司全系列主动串行配置器件∙支持ALTERA公司全系列增强配置器件∙支持AS﹑PS﹑JTAG三种下载模式∙高速、稳定，内部采用FT245R+CPLD设计∙支持1.2-5V编程电压∙支持SignalTap II 嵌入式逻辑分析仪∙支持Nios II嵌入式处理器的通信和调试支持的软件∙Quartus II集成开发环境∙NIOS II IDE 集成开发环境∙NIOS II EDS集成开发环境支持的器件∙CPLD：MAX3000、MAX7000A/B/S、MAX9000 和MAX II 等∙FPGA：Stratix、Stratix II、Cyclone、Cyclone II、CycloneIII、ACEX 1K、APEX 20K 和FLEX 10K 等∙主动串行配置器件：EPCS1、EPCS4、EPCS16等∙增强配置器件：EPC1、EPC4 等产品特性∙采用高速下载方案：FT245+CPLD+244，下载速度接近原厂ALTERA USB BLASTER 相比其它下载方案，如68013或C8051F等方案，速度快1-3倍与PC机的连接∙通过USB 2.0接口与计算机连接与目标板的连接∙通过JTAG、AS、PS接口与目标板连接硬件开发环境通过USB Blaster连接“FPGA/CPLD目标板”和“PC”，建立完整的硬件开发环境，对目标芯片进行编程、调试连接目标板USB Blaster可以通过三种接口连接至目标板JTAG、AS、PS接口是如何定义的？（点击查看）请注意，VCC和GND切勿接反，以免烧坏USB BlasterUSB Blaster状态灯说明∙红灯：电源灯∙绿灯：信号指示灯，进行软件下载时，绿灯亮配置清单1. USB Blaster编程器× 12. USB数据线× 13. 10-pin线× 14. 资料光盘× 1。

AS模式(active serial configuration mode):FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程。

PS模式(passive serial configutation mode)：EPCS作为控制器件，把FPGA当做存储器，把数据写人到FPGA中，实现对FPGA 的编程。

该模式可以实现对FPGA在线可编程。

在下载配置的时候对于cycloneII的器件,如ep2c8,在JTAG下载方式对应.sof,AS下载方式对应 .pof.JTAG是直接烧到FPGA里面的由于是SRAM 断电后要重烧,AS是烧到FPGA的配置芯片里保存的每次上电就写到FPGA里关于JTAG的原理，大家可以参考OPEN-JTAG 开发小组写的《ARM JTAG 调试原理》。

JTAG、BDM 都比较类似，实际上是将仿真功能嵌入到芯片内部，接上比较简单的调试工具就可以进行开发了，省掉了高价的仿真器。

JTAG 调试用到了TCK、TMS、TDI、TDO 和TRST这几个脚。

其中TRST 是用来对TAP controller进行复位的，它不是必须的。

通过在TMS脚也可以使TAP controller复位。

Test Clock Input (TCK)TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP 的所有操作都是通过这个时钟信号来驱动的。

TCK在IEEE 1149.1 标准里是强制要求的。

Test Mode Selection Input (TMS)TMS信号用来控制TAP状态机的转换。

通过TMS信号，可以控制TAP在不同的状态间相互转换。

TMS信号在TCK的上升沿有效。

TMS在IEEE 1149.1 标准里是强制要求的。

Test Data Input (TDI)TDI 是数据输入的接口。

所有要输入到特定寄存器的数据都是通过TDI 接口一位一位串行输入的（由TCK驱动）。

FPGA 器件的配置方式和配置文件Altera 公司生产的具有ICR 功能的FPGA 器件有FLEX6000、FLEX10K、APEX 和ACEX 等系列。

它们的配置方式可分为PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）和JTAG（Joint Test Action Group）等五种方式。

这五种方式都能适用于单片机配置。

PS 方式因电路简单，对配置时钟的要求相对较低，而被广泛应用。

CPU 仅需要利用5 个I/O 脚与FPGA 相连，就实现了PS 方式的硬件连接，具体信号被动串行工作过程：当nconfig 产生下降沿脉冲时启动配置过程，在dclk 上升沿，将数据移入目标芯片。

在配置过程中，系统需要实时监测，一旦出现错误，nSTATUS 将被拉低，系统识别到这个信号后，立即重新启动配置过程。

配置数据全部正确地移入目标芯片内部后，CONF_DONE 信号跳变为高，此后，DCLK 必须提供几个周期的时钟（具体周期数与DCLK 的频率有关），确保目标芯片被正确初始化，进入用户工作模式。

Altera 的MAX+PLUS II 或Quartus II 开发工具可以生成多种配置或编译文件，用于不同配置方法的配置系统，而对于不同系列的目标器件配置数据的大小也不同，配置文件的大小一般有.rbf 文件决定。

.rbf 文件即二进制文件。

该文件包括所有的配置数据，一个字节的 .rbf文件有8 位配置数据，每一字节在配置时最低位最先被装载。

微处理器可以读取这个二进制文件，并把它装载到目标器件中。

Altera 提供的软件工具不自动生成 .rbf 文件，须按照下面的步骤生成：①在MAX+PLUS II 编译状态，选择文件菜单的变换SRAM 目标文件命令；②在变换SRAM 目标文件对话框，指定要转换的文件并且选择输出文件格式为.rbf(Sequential)，然后确定。

配置操作过程：CPU 按下列步骤操作I/O 口线，即可完成对FPGA 的配置：1、nCONFIG="0"、DCLK="0"，保持2μS 以上。