模电第五章知识点梳理——清华大学版

“主”保持此前的状态D TG1断，TG2通 (2)clk 后， TG3通，TG4断 Q D, 反馈不通
《数字电子技术基础》第五版
( 5 )有异步置1，置0端
SD和RD是以高电平作为置1和置0输入信号； 4个反相器改成或非门。
二、动作特点 Q * 变化发生在 clk的上升沿（或下降沿） ， Q * 仅取决于上升沿到达时 输入的状态，而与此前 、后的状态无关
四、D触发器
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1. 定义：凡在时钟信号作用下，具有如下功能的触发器
D Q Q*
0 0
1 1
0 1
0 1
0 0
1 1
2.特性方程 : Q* D
3.状态转换图
4.符号
。。。。
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将JK 、 SR 、T三种类型触发器的特性表比较 可以看出，其中JK触发器的逻辑功能最强，它包含 了SR触发器和T触发器的所有逻辑功能。因此在需 要使用SR触发器和T触发器的场合完全可以用JK触 发器来取代。 例如，在需要SR触发器时，只要将JK触发器 的J、K端当做S、R端使用，就可以实现SR触发器 的功能；在需要T触发器时，只要将J、K连在一起 当做T端使用，就可以实现T触发器的功能。 因此，目前生产的触发器定型产品中只有JK触 发器和D触发器这两大类。

clk 后，“从” 1
( 2)若J 0, K 1则clk 1时， clk 后，“从” 0
( 3)若J K 0则clk 1时， Q* 1 * Q 0 “主”保持 clk 后，“从”保持
( 4)若J K 1则clk 1时， 若Q* 1, 则“主”置 0 * 若Q 0, 则“主”置 1 clk 后，“从” (Q* )
CLK
0 0
D
X X
Q
0 1
Q*
0 1
1
1 1 1
0
0 1 1
0
1 0 1
0
0 1 1
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5.4 脉冲触发的触发器
一、电路结构与工作原理
提高可靠性，要求每个CLK 周期输出状态只能改变1次
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CLK S R Q Q *
X X 0 0 1 1 0 X X 0 0 0 1 0 0 0 1 1 0
Q 0时，只允许 J 1的信号进入主触发器 Q 1时，只允许 K 1的信号进入主触发器
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5.5 边沿触发的触发器
为了提高可靠性，增强抗干扰能力， 希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来 时的输入信号状态，与在此前、后输入的状态没有关系。
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5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态（ Q * ）随输 入变化的规则不同 按照逻辑功能的不同特点，通常将时钟控制的触发器分为 SR触发器、JK触发器、T触发器和D触发器等。
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利用CMOS传输门的边沿触发器
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(4)列出真值表
CLK D Q Q *
X X X Q 0 1 X 0 X 1
TG1通，TG2断 Q1 D, Q随着D而变化 (1)clk 0时， TG3断，TG4通 Q保持, 反馈通路接通，自锁
TG1通， TG2断 Q D, 接收新的输入 (3)clk TG3断， TG4 通 Q保持 , 反馈通路接通 直到下个 clk 后，输出才能变化。
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逻辑功能： 是 Q * 与输入及 Q 在CLK作用后稳态之间的关系 触发器的电路结构和逻辑功能之间不存在固定的对应关 系。同一种电路结构形式可以接成不同逻辑功能的触发器；同 样一种逻辑功能的触发器可以用不同的电路结构实现。 电路的触发方式是由电路的结构形式决定的。 电路结构形式（SR, JK, D, T）具有不同的动作特点（转换状 态的动态过程）（同步，主从，边沿）
用两个电平触发D触发器组成的边沿触发器 CMOS传输门的边沿触发器 维持阻塞触发器 用门电路tpd的边沿触发器 ···
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一、电路结构和工作原理
1、用两个电平触发D触发器组成的边沿触发器
当CLK处于低电平时，CLK1为高电平，因而G1=D； CLK2为低电平，G2保持原来的状态不变。 当CLK由低电平跳变至高电平时，CLK1变成低电平，G1保持 CLK上升沿到达前瞬间输入端D的状态，此后不在随D变化； 同时CLK2跳变为高电平，使G2与它的输入状态相同。
0
0 0 1 1 1 1
0
0 1 0 1 0 1
0
1 1 0 0 0① 0①
S D和QD的“1”信号同时消失后， Q * 不定
所以正常工作下，应遵 循S D RD 0的约束条件。
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二、动作特点(直接置位、复位锁存器) 在任何时刻，输入都能直接改变输出的状态。 例：
S D 和RD 同时为0 Q , Q同为1
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在某些应用场合，有时需要在CLK的有效电平到达之前预 先将触发器置成指定的状态，在实用电路上往往设置有异步 置1输入端S’D和异步置零输入端R’D端。 触发器在时钟信号控制下正常工作时应使S’D和R’D处于高 电平；用S’D或R’D将触发器置位或复位应在CLK=0时进行。
t PLH t pd t PHL 2t pd
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电平触发SR触发器的动态特性
一、输入信号宽度 二、传输延迟时间
tW ( S CLK ) 2t pd
t PLH 2t pd t PHL 3t pd
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主从触发器的动态特性
主从触发器是分两步动作的：CLK=1期间主触发器按 输入信号（J、K）的状态翻转，待CLK变为0时从触发器再 按主触发器的状态翻转，使输出端改变状态。为了避免CLK 下降沿到达时主触发器的状态与J、K的状态不符，通常应 使J、K的状态在CLK=1期间保持不变。 一、建立时间 是指输入信号应先于CLK动作沿到达的时间，用 t SET 表示。 下图中主触发器是一个同步SR触发器，为了保证CLK下降沿 到达时从触发器能可靠地翻转，J、K信号至少应在CLK下降 沿以前2tpd时间已稳定建立，并在CLK下降沿到达前保持不 变，因此有：
一、SR触发器 1. 定义，凡在时钟信号作用下，具有如下功能的触发器称为 SR触发器
2.特性方程 Q* S RQ SRQ SRQ S RQ SR S RQ S R Q Q* SR 0
0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 1 1 1 1 1 0 1 0 1 0 1 1 1 0 0 1* 1*
二、动作特点 在CLK=1的全部时间里，S和R的变化都将引起输出状态的变化。 在CLK回到0后，触发器保存的是CLK回到0以前瞬间的状态。
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在CLK 1期间，Q和Q可能随S、R变化多次翻转 降低了触发器的抗干扰能力
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D触发器
为了适应单端输入信号的需要，在一些集成电 路产品中把电平触发SR触发器电路改接成如下形式， 得到电平触发的D触发器，也称为D型锁存器。
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3.状态转换图
4.符号
二、JK触发器 1.定义
J K Q Q*
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2.特性方程 : Q* JQ K Q
3.状态转换图
0 0 0 0
0 0 1 1 1 1 0 0 1 0 1 1
0 1 0 0 0 1 1 0 1 1 0 1
4.符号
1
1 1 0
2. 主从 SR，“主”为同步 SR，clk 1的全部时间 里输入信号对“主”都 起控制作用 但主从 JK在clk高电平期间，“主”只 可能翻转一次
在clk 1期间里输入发生变化时 ，要找出 clk 前Q 最后的状态，决定 Q * 。
J K CLK Q S 主 R Q’ 从 Q Q’
0 0
0 1 0 0 0 1 1 0 1 1 1 0 1 1
J K CLK
Q S 主 R Q’ 从
Q Q’
二、脉冲触发方式的动作特点
1. 分两步动作：
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第一步 clk 1时，“主”接收信号， “从”保持 第二步 clk 到达后，“从”按“主 ”状态翻转 输出状态只能改变一次
《数字电子技术基础》第五版来自1.工作原理S D RD Q Q *
两个或非门接成反馈， 引出输入端用来置 0， 1 0 0 1 1 定义： Q 1, Q 0为“1”状态 Q 0, Q 1为“0”状态 RD为置0输入端， S D为置1输入端 2.根据工作原理得到真值 表
①
0
1 1 0 0 1 1
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第五章
触发器
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5.1 概述
一、用于记忆1位二进制信号 1. 有两个能自行保持的状态 2. 根据输入信号可以置成0或1 二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（SR, JK, D, T）
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5.2 SR锁存器 一、电路结构与工作原理
Q
0 1 1 1 0
1. 主从 SR 触发器 ( 1 )clk 1时，“主”按 S , R翻转，“从”保持 ( 2 )clk下降沿到达时，“主” 保持， “从”根据“主”的状 态翻转 所以每个 clk周期，输出状态只可能 改变一次