基于FPGA的多功能数字时钟设计综述

基于FPGA的电子钟设计报告一、FPGA的基本知识1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD 两种,两者的功能基本相同。

FPGA--现场可编程门阵列的简称CPLD--复杂可编程逻辑器件的简称2、FPGA芯片及其最小系统(1)FPGA芯片它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。

基于FPGA的数字时钟2019-11-23 21:36·电力源动一、FPGA的基本知识1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD 两种,两者的功能基本相同。

FPGA--现场可编程门阵列的简称CPLD--复杂可编程逻辑器件的简称它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。

二、FPGA的设计方法1、编程语言FPGA的主流程序设计语言主要有VHDL语言与Verilog语言两种。

本课题采用VHDL语言进行编写。

VHDL--用简洁明确的源代码来描述复杂的逻辑控制。

它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

Verilog--一种基本语法与C语言相近，相比较于C语言更容易理解，2、图形化程序设计(设计效率低)三、软件开发环境QuartusII是Altera提供的FPGA开发集成环境，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。

它完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器。

四、数字钟功能模块认识数字时钟的设计采用了自顶向下分模块的设计。

底层是实现各功能的模块，各模块由VHDL语言编程实现顶层采用原理图形式调用。

具体的设计框图：各模块原理剖析：（1）在七段数码管上具有时--分--秒的依次显示；（2）时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数；（3）整点报时，当计数到整点时扬声器发出响声；（4）时间设置：可以通过按键手动调节秒和分的数值。

• 181•人类社会步入高速发展的电子时代，电子产品逐渐代替机械产品走入我们的生活。

随着科技的进步人们对电子产品的要求越来越高、传统产品已经不能满足人们的需求。

体积小、多功能、节能、环保开始成为了电子产品发展的新目标。

本文基于VHDL 语言，利用Quartus Ⅱ设计了一款多功能数字钟，内部包含秒表、闹钟、定时器、时钟四个模块。

经过实验仿真表明多功能数字钟能很好地满足生活中的各种需要。

本产品设计主要使用VHDL 语言描述了各个模块的功能来实现主要电路，最后在Quartus II 上完成了调试与仿真。

VHDL 语言实现电子设计，是一个以软件设计为主，器件配置相结合的过程，能从多个层次对数字系统进行设计，设计数字电路更为灵活方便，设计周期也可大大减小，提高了设计效率和可靠性。

我们需要的功能，在通过使用预先设计好的别的开关进一步让数字钟工作。

通过LED 显示屏可以看到数字。

本文通过软件Quartus II 9.0设计出各个模块并往开发板内写入程序实现我们想要的功能。

3 软件部分3.1 时钟部分时钟设计有三个要求第一，具有时、分、秒计数显示的功能，并以24h 循环计时。

第二，走时误差小于等于每天10s 。

第三，具有调节分钟、小时、秒以及清零的功能。

通常情况不需要让时钟停止工作，所以这部分模块就相当于实现了计数功能，对一直不断给入的1HZ 脉冲进行计数。

秒、分、时分了三个模块进行连接。

qw 是个基于FPGA多功能数字钟的设计大连理工大学城市学院 方润生 邓佳宁 于海霞图1 系统整体过渡模块，也是校正时间所用的模块。

校正时有两个开关，一个校正分、一个校正时。

如图2所示，qw 模块主要是为了实现调时功能。

实际工程中做了元件例化。

元件例化的主要作用是在大型项目的设计中许多底层文件需要反复使用，我们写好底层文件之后通过component 语句可以直接对底层文件进行调用方便了项目的设计。

3.2 闹钟闹钟在到达设置的时间时会发出持续一分钟的信号，可提前手动关闭。

***大学电工电子实验报告EDA技术基础设计报告多功能数字钟设计电子信息科学与技术年 月 日多功能数字钟设计一．任务解析用Verilog硬件描述语言设计数字钟，实现：1、具有时、分、秒计数显示功能，以二十四小时循环计时。

2、具有调节小时，分钟的功能。

3、具有整点报时同时LED灯花样显示的功能。

4、【发挥】三键（模式选择，加，减）调整，数码管闪烁指示功能。

5、【发挥】增加闹钟任意设定功能，时间精确到分。

二．方案论证第2页，共19页三．重难点解析1、模式选择键的设计//模式选择键。

有5个模式，m0为正常走钟；m1为调分；m2为调时；m3为闹钟调分；m4为闹钟调时。

module mode_key(key,clr,m);input key,clr;output [2:0]m;reg [2:0]m;always @(posedge key or negedge clr) beginif(!clr) m=0;else if(m==4) m=0;else m=m+1;endendmodule2、数字钟秒钟计数设计module cnt60_sec(clk,clr,q,c);input clk,clr;output [6:0]q;output c;reg [6:0]q;reg c;always @(posedge clk or negedge clr) beginif(!clr) begin q=0;c=0;endelse if(q[3:0]==9) begin q[3:0]=0;if(q[6:4]==5) begin q[6:4]=0; c=1;endelse q[6:4]=q[6:4]+1;end第3页，共19页else begin q[3:0]=q[3:0]+1;q[6:4]=q[6:4];c=0;endendendmodule、秒钟计数模块就是一个60的计数器，计数到59的时候清零，进位加1。

调时不需要控制秒钟，所以没有加模式选择按键。

F PG A课程设计报告（实现多功能数字钟）一、标题:设计多功能数字钟控制电路二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计一个多功能的数字钟，包括有时、分、秒的计时，以及校时（对小时、分钟和秒能手动调整以校准时间）、正点报时（每逢整点，产生“嘀嘀嘀嘀-嘟”，4短一长的报时音）等附加功能。

三、关键词：24进制、60进制、正点报时、校时、数字钟四、总体方案：多功能数字钟控制电路框图是由三部分组成的，即秒分时控制电路、整点报时控制电路、时段控制电路。

用Verilog HDL硬件描述语言完成编译和仿真。

五、原理框图如下：↓↓↓六、Verilog HDL硬件描述语言编写的功能模块:/*秒计数器m60*/module m60(M,CP60M,CPM,RD); output [7:0]M;output CP60M;input CPM;input RD;reg [7:0]M;wire CP60M;always@(negedge RD or posedge CPM) beginif(!RD)begin M[7:0]<=0;endelsebeginif((M[7:4]==5)&&(M[3:0]==9))beginM[7:0]<=0;endelsebeginif(M[3:0]==9)beginM[3:0]<=0;if(M[7:4]==5)begin M[7:4]<=0;endelse M[7:4]<=M[7:4]+1;endelse M[3:0]<=M[3:0]+1;endendendassign CP60M=~(M[6]&M[4]&M[3]&M[0]); endmodule/*分计数器m60*/module m60(M,CP60M,CPM,RD);output [7:0]M;output CP60M;input CPM;input RD;reg [7:0]M;wire CP60M;always@(negedge RD or posedge CPM) beginif(!RD)begin M[7:0]<=0;endelsebeginif((M[7:4]==5)&&(M[3:0]==9))beginM[7:0]<=0;endelsebeginif(M[3:0]==9)beginM[3:0]<=0;if(M[7:4]==5)begin M[7:4]<=0;endelse M[7:4]<=M[7:4]+1;endelse M[3:0]<=M[3:0]+1;endendendassign CP60M=~(M[6]&M[4]&M[3]&M[0]); endmodule/*小时计数器m24*/module m24(H,CPH,RD);output [7:0]H;input CPH,RD;reg [7:0]H;always@(negedge RD or posedge CPH) beginif(!RD) H[7:0]<=0;elsebeginif((H[7:4]==2)&&(H[3:0]==3))beginH[7:0]<=0;endelsebeginif(H[3:0]==9)begin H[3:0]<=0;H[7:4]<=H[7:4]+1;endelse H[3:0]<=H[3:0]+1;endendendendmodule/*秒分时控制计数器xiaoshi2*/module xiaoshi2(CPM,CPH,CPS,CP60M,CP60S,SWM,SWH);output CPM,CPH;input SWM,SWH;input CPS,CP60S,CP60M;reg CPM,CPH;always@(SWM or SWH or CPS or CP60S or CP60M)begincase({SWM,SWH})2'b01: begin CPM<=CPS;CPH<=CP60M;end2'b10: begin CPM<=CP60S;CPH<=CPS;enddefault: begin CPM<=CP60S;CPH<=CP60M;end endcaseendendmodule/*时段控制器sdkz*/module sdkz(h,sk);input [7:0]h;output sk;reg sk;always@(h)beginif((h<=5)||(h>=19))sk<=1;elsesk<=0;endendmodule/*报时计数器baoshi*/module baoshi(m6,m4,m3,m0,s6,s4,s3,s0,dy,gy,bshi); input m6,m4,m3,m0,s6,s4,s3,s0,dy,gy;output bshi;wire bm;reg bshi;assign bm=m6&m4&m3&m3&m0&s6&s4&s0; always@(bm or s3 or dy or gy)beginif(bm&s3)bshi<=gy;else if(bm)bshi<=dy;elsebshi<=0;endendmodule七：各模块原理图及仿真波形：24进制原理图：60进制原理图：电路原理图:时段控制：报时：1、秒计数器仿真波形2、分计数器的仿真波形3、小时计数器的仿真波形4、秒分时控制电路的仿真波形5、时段控制的仿真波形6、报时器的仿真波形八、顶层文件及仿真波形顶层文件的仿真波形：管脚号的分配如下：十：课程设计结论：此次课程设计通过最终下载及编译可实现以上功能，在七段显示器上可实现秒、分计数器60进制，时计数器24进制显示，以及调节CLK1、CLK2的频率可使计数器上数字延时显示。

基于FPGA的多功能数字钟一、设计题目基于Xilinx FPGA的多功能数字钟设计二、设计目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计;6.学会FPGA的仿真。

三、设计内容设计实验项目九多功能电子钟✧功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，具体要求为：基本功能：1)准确计时，以数字形式显示时、分、秒，可通过按键选择指示当前显示时间范围模式；2)计时时间范围 00:00:00－23:59:593)可实现校正时间功能；4)可通过实现时钟复位功能：00:00:00扩展功能：1)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用实验板LED或外接电路实现。

2)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---利用实验板LED或外接电路实现。

3)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---利用实验板LED或外接电路实现。

4)手动输入校时；5)手动输入定时闹钟；6)万年历；7)其他扩展功能；✧设计步骤与要求：1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。

2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。

3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。

4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit类型文件。

5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。

四、总体设计思路主体分为分频模块，正常时间模块（包含两个模60计数器和一个模24计数器子模块），闹钟模块（分为一个模60计数器模块，一个模24计数器模块，四个比较器模块），电台报时模块，数码管显示模块（分为模式选择模块，片选信号及扫描程序模块，和译码模块）。

电子综合设计多功能数字钟报告报告内容如下：一、设计目的和原理多功能数字钟是一种能够显示时间，并具有闹钟、计时、倒计时等功能的电子设备。

本设计的目的是通过FPGA实现一个多功能数字钟的功能，以实现时间的显示和闹钟的设置功能。

二、设计方案和实现1.硬件设计方案：本设计使用FPGA作为主控芯片，使用七段数码管作为显示器，通过与FPGA的IO口连接来实现时间的显示功能。

同时，使用按键作为输入进行功能的选择和设置。

2.硬件连接：将FPGA的IO口连接到七段数码管的控制端，通过IO口输出相应的数字信号来控制数码管的亮灭。

将按键连接到FPGA的IO口，通过IO口输入按键的信号。

此外，还需要连接一个晶振电路来提供时钟信号。

3.软件设计方案：本设计使用VHDL语言进行程序设计，通过状态机来实现多功能数字钟的功能。

具体实现包括时间的显示、闹钟的设置和启动、计时和倒计时功能的实现。

通过按键的输入来切换不同的状态，实现不同功能的切换和设置。

4.软件实现具体步骤：(1)定义状态机的状态，包括时间显示、闹钟设置、计时和倒计时等状态。

(2)在时间显示状态下，通过FPGA的IO口输出相应的数字信号来控制七段数码管的亮灭，实现时间的显示。

(3)在闹钟设置状态下，通过按键的输入来设置闹钟时间，并将设置好的时间保存在寄存器中。

(4)在计时和倒计时状态下，通过按键的输入来实现计时和倒计时功能，并通过七段数码管的显示来实时显示计时和倒计时的时间。

以下为本设计的完整程序代码：```vhdl--时钟频率--定义状态signal state : state_type;--定义时钟、按键和数码管信号signal clk : std_logic;signal key : std_logic_vector(1 downto 0);signal seg : std_logic_vector(6 downto 0);--闹钟时间寄存器signal alarm_hour_reg : std_logic_vector(5 downto 0);signal alarm_min_reg : std_logic_vector(5 downto 0);--计时和倒计时寄存器signal count_up_reg : std_logic_vector(23 downto 0); signal count_down_reg : std_logic_vector(23 downto 0); signal count_down_flag : std_logic := '0';beginclock : processbeginwhile true loopclk <= '0';wait for 10 ns;clk <= '1';wait for 10 ns;end loop;end process;key_scan : process(clk)beginif rising_edge(clk) thenkey <= key_scan_func; -- 按键扫描函数end if;end process;fsm : process(clk, key)beginif rising_edge(clk) thencase state isif key = "10" then -- 第一个按键按下state <= set_alarm;elsif key = "01" then -- 第二个按键按下state <= count_up;end if;when set_alarm =>seg <= set_alarm_func; -- 闹钟设置函数if key = "00" then -- 两个按键同时按下elsif key = "01" then -- 第一个按键按下state <= count_up;end if;when count_up =>seg <= count_up_func; -- 计时函数if key = "00" then -- 两个按键同时按下elsif key = "10" then -- 第二个按键按下state <= count_down;count_down_flag <= '1';end if;when count_down =>seg <= count_down_func; -- 倒计时函数if key = "00" then -- 两个按键同时按下count_down_flag <= '0';elsif key = "01" then -- 第一个按键按下state <= count_up;count_down_flag <= '0';end if;end case;end if;end process;--数码管信号和显示模块的连接display : entity work.seg_displayport mapclk => clk,seg => segend architecture;```四、总结与展望通过FPGA实现多功能数字钟的设计，在硬件和软件的配合下，实现了时间的显示和闹钟的设置功能。

基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。

1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。

设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。

设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。

设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。

设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。

设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。

实验名称：基于FPGA的数字时钟设计一、实验目的：通过实验熟练运用Verilog HDL语言和 FPGA开发软件，使用BASYS2开发板设计一个可调式并且较复杂的数字时钟。

二、实验硬件要求：计算机、BASYS2开发板、蜂鸣器三、实验内容：1、电路功能：在ISE Design Suite 14.7软件开发环境下，使用Verilog描述语言、结合FPGA开发板编译和仿真数字时钟；要求时钟能进行基本的计时功能，按照:“时：分”来显示时间，秒的功能由流水灯表示；能引入秒脉冲进行校时、校分，并可用rst信号给清零；具有整点报时功能，当计时到整点的时候蜂鸣器开始鸣响，响声为乐曲“铃儿响叮当”。

2、电路图：3、Veilog 程序：1）分频模块div_clk：module divclk(sys_clk,rst,sec_clk);input sys_clk,rst;//系统时钟，复位output reg sec_clk;//秒时钟输出reg[27:0] cnt;//分频计数器，在人眼可识别范围之内always @(negedge sys_clk)beginif(rst)//对计数器进行复位begincnt <= 28'h0000000;sec_clk <= 1'b0;endelseif(cnt >= 28'h17d783f)begincnt <= 28'h0000000;sec_clk <= ~sec_clk;endelse cnt <= cnt+1'b1;endendmodule2）时钟计时模块clockmoduleclock(clk,rst,key,hor_h,hor_l,min_h,min_l,sec_h,sec_l,speak,sys_clk); input clk,rst,sys_clk;input [3:0]key;output [3:0]hor_h,hor_l,min_h,min_l,sec_h,sec_l;output speak;reg [3:0]hor_h,hor_l,min_h,min_l,sec_h,sec_l;reg speak;always@(posedge clk or posedge rst)beginif(rst)beginsec_h <=4'h0;sec_l <=4'h0;min_h <=4'h0;min_l <=4'h0;hor_h <=4'h0;hor_l <=4'h0;endelsecase(key)4'b1000:beginif(hor_h >= 4'h2)hor_h <= 4'h0;elsehor_h <= hor_h + 1'b1;end4'b0100:beginif(hor_l >= 4'h9||(hor_h >= 4'h2 && hor_l >= 4'h3)) hor_l <= 4'h0;elsehor_l <= hor_l + 1'b1;end4'b0010:beginif(min_h >= 4'h5)min_h <= 4'h0;elsemin_h <= min_h + 1'b1;end4'b0001:beginif(min_l >= 4'h9)min_l <= 4'h0;elsemin_l <= min_l + 1'b1;enddefault :beginif(sec_l >= 4'h9)beginsec_l <= 4'h0;if(sec_h >= 4'h5)beginsec_h <= 4'h0;if(min_l >= 4'h9)beginmin_l <= 4'h0;if(min_h >= 4'h5)beginmin_h <= 4'h0;if(hor_l >= 4'h9||(hor_h >= 4'h2 && hor_l >= 4'h3))beginhor_l <= 4'h0;if(hor_h >= 4'h2)hor_h <= 4'h0;elsehor_h <= hor_h + 1'b1;endelsehor_l <= hor_l + 1'b1;endelsemin_h <= min_h + 1'b1;endelsemin_l <= min_l + 1'b1;endelsesec_h <= sec_h + 1'b1;endelsesec_l <= sec_l + 1'b1;endendcaseendalways @(posedge clk)beginif(rst)speak <= 1'b0;else if(min_h == 4'h0 && min_l <=4'h0 && sec_h <= 4'h0)speak <= 1'b1;elsespeak <= 1'b0;endendmodule3）发声模块speaker：module speaker(clk,rst,en,f);input clk,rst,en;output reg f;reg [6:0] tonestep;reg [3:0] tonecode;reg [19:0] divcnt;reg [19:0] cntnum;reg sub_clk;reg[24:0] sub_cnt;always@(posedge clk)beginif(rst) beginsub_cnt <= 0;cntnum <= 0;divcnt <= 0;f <= 0;sub_clk <=0;endelse beginif(sub_cnt >=1500000)beginsub_clk <= ~sub_clk;sub_cnt <=0;endelse sub_cnt <= sub_cnt + 1'b1;if(en == 1'b1)begincase(tonecode)1:cntnum <= 95444;2:cntnum <= 85052;3:cntnum <= 75750;4:cntnum <= 71625;5:cntnum <= 63775;6:cntnum <= 56825;7:cntnum <= 50600;default : cntnum <= 0;endcaseif(cntnum == 0)f <= 1'b0;elseif(divcnt >= cntnum)begindivcnt <= 0;f <= ~f;endelse divcnt <= divcnt + 1'b1;endendendalways@(posedge sub_clk)beginif(rst)begintonestep <= 0;tonecode <= 0;endelseif(tonestep <=80)tonestep <= tonestep + 1'b1;else tonestep <= 0;case(tonestep)7'b0000000:tonecode <= 3;7'b0000001:tonecode <= 3;7'b0000010:tonecode <= 8;7'b0000011:tonecode <= 3;7'b0000100:tonecode <= 3;7'b0000101:tonecode <= 8;7'b0000110:tonecode <= 8;7'b0000111:tonecode <= 3;7'b0001000:tonecode <= 3;7'b0001001:tonecode <= 3;7'b0001010:tonecode <= 3;7'b0001011:tonecode <= 8;7'b0001100:tonecode <= 8;7'b0001101:tonecode <= 3;7'b0001110:tonecode <= 3;7'b0001111:tonecode <= 8;7'b0010000:tonecode <= 3;7'b0010001:tonecode <= 3;7'b0010010:tonecode <= 8;7'b0010011:tonecode <= 8;7'b0010101:tonecode <= 3; 7'b0010110:tonecode <= 3; 7'b0010111:tonecode <= 3; 7'b0011000:tonecode <= 8; 7'b0011001:tonecode <= 8; 7'b0011010:tonecode <= 3; 7'b0011011:tonecode <= 3; 7'b0011100:tonecode <= 8; 7'b0011101:tonecode <= 5; 7'b0011110:tonecode <= 5; 7'b0011111:tonecode <= 8; 7'b0100000:tonecode <= 8; 7'b0100001:tonecode <= 1; 7'b0100010:tonecode <= 1; 7'b0100011:tonecode <= 8; 7'b0100100:tonecode <= 2; 7'b0100101:tonecode <= 2; 7'b0100110:tonecode <= 8; 7'b0100111:tonecode <= 8; 7'b0101000:tonecode <= 3; 7'b0101001:tonecode <= 3; 7'b0101010:tonecode <= 3; 7'b0101011:tonecode <= 3; 7'b0101100:tonecode <= 8; 7'b0101101:tonecode <= 8; 7'b0101110:tonecode <= 4; 7'b0101111:tonecode <= 4; 7'b0110000:tonecode <= 8; 7'b0110001:tonecode <= 4; 7'b0110010:tonecode <= 4;7'b0110100:tonecode <= 8; 7'b0110101:tonecode <= 4; 7'b0110110:tonecode <= 4; 7'b0110111:tonecode <= 4; 7'b0111000:tonecode <= 8; 7'b0111001:tonecode <= 4; 7'b0111010:tonecode <= 8; 7'b0111011:tonecode <= 8; 7'b0111100:tonecode <= 4; 7'b0111101:tonecode <= 4; 7'b0111110:tonecode <= 8; 7'b0111111:tonecode <= 3; 7'b1000000:tonecode <= 3; 7'b1000001:tonecode <= 8; 7'b1000010:tonecode <= 8; 7'b1000011:tonecode <= 3; 7'b1000100:tonecode <= 3; 7'b1000101:tonecode <= 3; 7'b1000110:tonecode <= 8; 7'b1000111:tonecode <= 3; 7'b1001000:tonecode <= 8; 7'b1001001:tonecode <= 3; 7'b1001010:tonecode <= 8; 7'b1001011:tonecode <= 5; 7'b1001100:tonecode <= 5; 7'b1001101:tonecode <= 8; 7'b1001110:tonecode <= 5; 7'b1001111:tonecode <= 5; 7'b1010000:tonecode <= 8; 7'b1000001:tonecode <= 8;7'b1000010:tonecode <= 4;7'b1000011:tonecode <= 4;7'b1000100:tonecode <= 8;7'b1000101:tonecode <= 2;7'b1000110:tonecode <= 2;7'b1000111:tonecode <= 8;7'b1001000:tonecode <= 8;7'b1001001:tonecode <= 1;7'b1001010:tonecode <= 1;7'b1001011:tonecode <= 1;7'b1001100:tonecode <= 1;7'b1001101:tonecode <= 8;7'b1001110:tonecode <= 8;7'b1001111:tonecode <= 5;7'b1010000:tonecode <= 5;7'b1010001:tonecode <= 8;7'b1010010:tonecode <= 3;7'b1010011:tonecode <= 3;7'b1010100:tonecode <= 8;7'b1010101:tonecode <= 8;7'b1010110:tonecode <= 2;7'b1010111:tonecode <= 2;7'b1011000:tonecode <= 8;7'b1011001:tonecode <= 1;7'b1011010:tonecode <= 1;7'b1011011:tonecode <= 8;7'b1011100:tonecode <= 8;endcaseendendmodule4）数码管显示模块seg：module seg(q,ctr,h_h,h_l,m_h,m_l,clk,rst);output[6:0]q;output[3:0] ctr;input[3:0] h_h,h_l,m_h,m_l;input clk,rst;reg[6:0] q;reg[25:0] count;reg[3:0] temp;reg[3:0] scan;always @ (posedge clk)beginif (rst)begincount = 0;endelsebegincount = count +1;endendalways @ (posedge clk ) //Seg Scanbeginif(rst)beginscan<=4'b0000;endelsecase(count[11:10]) // 执行设计时将扫描频率改回 2'b00: scan<=4'b0111;2'b01: scan<=4'b1011;2'b10: scan<=4'b1101;2'b11: scan<=4'b1110;endcaseendassign ctr = scan;always @ (posedge clk) //Seg Scanbeginif(rst)begintemp<=4'b0000;endelsecase(count[11:10]) // 执行设计时将扫描频率改回 2'b00: temp<=h_h;2'b01: temp<=h_l;2'b10: temp<=m_h;2'b11: temp<=m_l;endcaseendalways @(posedge clk) //数码管译码beginif(rst)beginq<=7'b0000000;endelsecase(temp)4'd0:q<=7'b0000001; //04'd1:q<=7'b1001111; //14'd2:q<=7'b0010010; //24'd3:q<=7'b0000110; //34'd4:q<=7'b1001100; //44'd5:q<=7'b0100100; //54'd6:q<=7'b0100000; //64'd7:q<=7'b0001111; //74'd8:q<=7'b0000000; //84'd9:q<=7'b0000100; //9default:q<=7'b0000001;endcaseendendmodule5）秒计时流水灯模块sec_ledmodule sec_led(input sys_clk,input rst,output [7:0] led);reg[24:0] cnt;reg[7:0] led_reg;always@(posedge sys_clk)beginif(rst)cnt <= 0;else cnt <= cnt+1;endalways@(posedge sys_clk)beginif(rst)led_reg <= 8'b0000_0001;else if (cnt == 25'd4*******)beginled_reg <= led_reg << 1;if(led_reg==8'b1000_0000)led_reg<=8'b0000_0001;endassign led=led_reg;Endmodule6键盘修改模块:module keyboard(input sys_clk,// input rst_n,input ps2_clk,input ps2_data,output reg[3:0] key_val);wire [15:0]xkey;reg ps2cf,ps2df;reg clk25=0;reg [7:0]ps2c_filter,ps2d_filter;reg [10:0]shift1,shift2;assign xkey={shift2[8:1],shift1[8:1]};assign rst_n=1;always@(posedge sys_clk)clk25=~clk25;always@(posedge clk25 or negedge rst_n) beginif(!rst_n)beginps2c_filter<=0;ps2d_filter<=0;ps2cf<=1;ps2df<=1;endelsebeginps2c_filter[7]<=ps2_clk;ps2c_filter[6:0]<=ps2c_filter[7:1];ps2d_filter[7]<=ps2_data;ps2d_filter[6:0]<=ps2c_filter[7:1];if(ps2c_filter==8'b1111_1111)ps2cf<=1;elseif(ps2c_filter==8'b0000_0000)ps2cf<=0;if(ps2d_filter==8'b1111_1111)ps2df<=1;elseif(ps2d_filter==8'b0000_0000)ps2df<=0;endendalways@(negedge ps2cf or negedge rst_n)beginif(!rst_n)beginshift1<=0;shift2<=1;endelsebeginshift1<={ps2df,shift1[10:1]};shift2<={shift1[0],shift2[10:1]};endendparameterone = 16'b0001_0110_0001_0110,//{16,16},two = 16'b0001_1110_0001_1110,//{1e,1e},three = 16'b0010_0110_0010_0110,//{26,26},four = 16'b0010_0101_0010_0101,//{25,25},onen = 16'b1111_0000_0001_0110,//{F0,16},twon = 16'b1111_0000_0001_1110,//{F0,1E},threen = 16'b1111_0000_0010_0110,//{F0,26},fourn = 16'b1111_0000_0010_0101;//{F0,25};always@(xkey)case(xkey)one:key_val<=4'b1000;two:key_val<=4'b0100;three:key_val<=4'b0010;four:key_val<=4'b0001;onen:key_val<=4'b0000;twon:key_val<=4'b0000;threen:key_val<=4'b0000;fourn:key_val<=4'b0000;default:key_val<=4'b0000;endcaseendmodulemodule keyboard(input sys_clk,// input rst_n,input ps2_clk,input ps2_data,output reg[3:0] key_val);wire [15:0]xkey;reg ps2cf,ps2df;reg clk25=0;reg [7:0]ps2c_filter,ps2d_filter;reg [10:0]shift1,shift2;assign xkey={shift2[8:1],shift1[8:1]};assign rst_n=1;always@(posedge sys_clk)clk25=~clk25;always@(posedge clk25 or negedge rst_n)beginif(!rst_n)beginps2c_filter<=0;ps2d_filter<=0;ps2cf<=1;ps2df<=1;endelsebeginps2c_filter[7]<=ps2_clk;ps2c_filter[6:0]<=ps2c_filter[7:1];ps2d_filter[7]<=ps2_data;ps2d_filter[6:0]<=ps2c_filter[7:1];if(ps2c_filter==8'b1111_1111)ps2cf<=1;elseif(ps2c_filter==8'b0000_0000)ps2cf<=0;if(ps2d_filter==8'b1111_1111)ps2df<=1;elseif(ps2d_filter==8'b0000_0000)ps2df<=0;endendalways@(negedge ps2cf or negedge rst_n)beginif(!rst_n)beginshift1<=0;shift2<=1;endelsebeginshift1<={ps2df,shift1[10:1]};shift2<={shift1[0],shift2[10:1]};endendparameterone = 16'b0001_0110_0001_0110,//{16,16},two = 16'b0001_1110_0001_1110,//{1e,1e},three = 16'b0010_0110_0010_0110,//{26,26},four = 16'b0010_0101_0010_0101,//{25,25},onen = 16'b1111_0000_0001_0110,//{F0,16},twon = 16'b1111_0000_0001_1110,//{F0,1E},threen = 16'b1111_0000_0010_0110,//{F0,26},fourn = 16'b1111_0000_0010_0101;//{F0,25};always@(xkey)case(xkey)one:key_val<=4'b1000;two:key_val<=4'b0100;three:key_val<=4'b0010;four:key_val<=4'b0001;onen:key_val<=4'b0000;twon:key_val<=4'b0000;threen:key_val<=4'b0000;fourn:key_val<=4'b0000;default:key_val<=4'b0000;endcaseendmodule4、仿真波形图和波形解释：（1）、仿真波形图：（2）、波形解释：将系统的50Mhz的时钟频率进行分频为1hz的频率。

fpga数字钟实验总结
FPGA数字钟实验总结：
本次FPGA数字钟实验旨在设计并实现一个基于FPGA的数字时钟。

通过该实验，我掌握了以下几个方面的知识和技能。

首先，我学会了使用FPGA开发工具进行电路设计和编程。

我使用了一种特定的硬件描述语言（HDL），如Verilog或VHDL，来描述时钟电路的功能和行为。

通过学习和实践，我能够熟练地使用FPGA开发工具创建和编辑代码。

其次，我了解了数字时钟的基本原理和组成部分。

数字时钟通常由时钟芯片、计数器、显示器和控制电路组成。

我学会了如何使用FPGA来实现这些功能，并通过编程控制时钟的显示方式和计时功能。

在实验过程中，我还学会了时序设计和逻辑电路的基本概念。

由于时钟电路需要精确的时序控制，我学会了如何设计和优化时钟电路的时序路径，以确保电路的正常运行和准确计时。

此外，我还学会了如何使用开发板上的按钮和开关等外部输入
设备来控制时钟的设置和调整功能。

通过编程，我能够实现时钟的
时间调整、闹钟设置等功能，并通过显示器将相应的信息展示出来。

最后，在实验过程中，我也遇到了一些挑战和问题。

例如，时
钟的精确性和稳定性是一个重要的考虑因素，我需要注意时钟信号
的抖动和噪声问题。

此外，时钟的显示方式和格式也需要根据实际
需求进行设计和调整。

通过本次FPGA数字钟实验，我不仅巩固了对数字电路和FPGA
开发的理论知识，还提高了实际操作和问题解决能力。

这个实验为
我今后在数字电路设计和嵌入式系统开发方面的学习和工作奠定了
坚实的基础。

基于FPGA的数字电子钟系统设计摘要随着电子技术的飞速发展，现代电子产品渗透到了社会的各个领域，并有力地推动着社会生产力的发展和社会信息化程度的提高。

在现代电子技术中，可编程器无疑是扮演着重要角色。

现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器，其灵活的可编程逻辑可以方便的实现高速数字信号处理。

它突破了并行处理、流水级数的限制，具有反复的可编程能力，从而有效的地利用了片上资源，加上高效的硬件描述语言(VHDL)，从而为数字系统设计提供了极大的方便。

本文较系统地介绍了FPGA的基本结构、基本原理、功能特点及其应用；阐述了数字系统设计的基本思想及设计流程，同时，也概述了FPGA在数字系统设计中的作用，基于FPGA的数字系统设计方法和流程；简要介绍了VHDL语言的发展历程，VHDL语言的功能特点等。

本文的主要内容是根据上述原理和方法设计一个电子钟系统，目的在于通过该系统的功能，体现出FPGA在数据处理中的应用。

该电子钟系统功能齐全，设计思路清晰。

系统程序基于VHDL语言，采用模块化设计方法。

系统设计包含8个子程序模块：分频组件、六十进制计数器组件、二十四进制计数器组件、闹钟设定组件、校时组件、i60BCD组件、i24BCD组件、以及二进制转换成七段码组件。

每个子程序均经过EDA 工具仿真，并附有仿真图，最后将各模块组装为一个整体——电子钟。

-关键词电子设计自动化；现场可编程门阵列；硬件描述语言；电子钟-Digital Electronic Clock DesignBased on Technology of FPGAAbstractWith the rapid development of electronic technology, modern electronic products , also increased. In modern electronic technology, the programmable logic devices play a key role.Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years.It introduced the concept of flexible programmable logic, which can realize -chip resources, coupled with efficient language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications; expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of digital systems, FPGA-based digital system design methods and processes; gave a briefing on the development of VHDL language, VHDL language and other features.The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 sub-system design process modules：frequency division system, 60 M counter system,24 M-counter system,Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into Seven-Segment code system. each subroutine simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole - the electronic clock.Key words EDA;FPGA; VHDL; Electronic clock-目录摘要 (I)Abstract (II)第1章绪论 (1)1.1课题背景和意义 (1)1.2可编程器件的发展历程 (1)1.2.1早期的可编程器件——PLD (2)1.2.2高级可编程器件FPGACPLD (3)1.3国内外研究现状 (4)1.4本文主要内容 (5)第2章FPGA基本结构及数字系统设计原理 (6)2.1 FPGA的基本结构及工作原理 (6)2.1.1基于查找表结构的FPGA (8)2.1.2查找表结构的FPGA逻辑实现原理 (8)2.1.3 FPGA的工作原理 (9)2.2数字系统设计概述 (9)2.2.1数字系统的组成 (10)2.2.2数字系统设计方法 (10)2.2.3数字系统设计的一般过程 (11)2.3本章小结 (12)-第3章数字电子钟功能模块设计 (13)3.1数字系统设计中的FPGA (13)3.1.1 FPGA在数字系统设计中的作用 (13)3.1.2基于FPGA的应用系统设计 (13)3.2数字系统设计的重要工具——VHDL (16)3.2.1 VHDL语言的特点 (16)3.2.2基于VHDL的系统设计流程 (17)3.3电子钟主要功能模块设计 (18)3.3.1分频模块 (18)3.3.2六十进制计数器模块 (19)3.3.3二十四进制计数器模块 (20)3.3.4校时模块 (22)3.3.5 BCD七段显示译码器 (23)3.4本章小结 (23)第4章电子钟模拟仿真及其分析 (24)4.1系统设计的总体思路 (24)4.2各功能模块仿真分析 (25)4.2.1 分频组件 (25)4.2.2 六十进制计数器组件 (25)4.2.3 二十四进制计数器组件 (26)4.2.4 闹钟设定组件 (26)4.2.5 校时组件 (27)4.2.6 i60BCD组件 (28)4.2.7 i24BCD组件 (29)4.2.8 二进制转换成七段码组件 (30)4.3数字电子钟功能仿真图 (30)4.4采用FPGA设计优势分析 (33)4.5本章小结 (34)结论 (35)致谢 (36)参考文献 (37)附录A (38)附录B (43)附录C (47)附录D (48)第1章绪论1.1课题背景和意义20世纪70年代，随着中小规模集成电路的开发应用，传统的手工制图设计印刷电路板和集成电路的方法已无法满足设计的精度和效率的要求。

南京航空航天大学金城学院毕业设计题目基于FPGA的多功能数字时钟学生姓名学号系部自动化系专业电气工程与自动化班级指导教师二〇一三年六月南京航空航天大学金城学院本科毕业设计（论文）诚信承诺书本人郑重声明：所呈交的毕业设计（论文）（题目：基于FPGA的多功能数字时钟）是本人在导师的指导下独立进行研究所取得的成果。

尽本人所知，除了毕业设计（论文）中特别加以标注引用的内容外，本毕业设计（论文）不包含任何其他个人或集体已经发表或撰写的成果作品。

作者签名：郭建超2013年5 月31 日（学号）：2009031236毕业设计（论文）报告纸基于FPGA的多功能数字时钟摘要数字钟由于其具有走时准，显示直观，款式新颖，附加功能多等特点而受到人们的广泛使用。

采用FPGA设计一个具有整点报时，可校时，可显示万年历的数字时钟是本课题的主要任务。

由于数字集成电路的发展和石英晶体震荡器的广泛应用，使得数字钟的精度，远远超过老式钟表，钟表的数字化给人们生产、生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。

诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。

近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求，因此研究数字钟以及扩大其应用有着非常现实的意义。

本文介绍的基于现场可编程门阵列FPGA实现数字多功能数字时钟，采用自上而下的方法对系统进行设计，以硬件描述语言VHDL为描述语言，利用QuartusII软件进行设计，并在智能可编程器件开发实验系统KH-310上实现数码管显示的时钟，及其计时、校时、整点提示和万年历功能。

其中时钟的秒钟、分钟为60进制计时方式，小时可通过24进制的计时方式，天可通过与月传过来的判断信号来判断大、小平、闰月，可分别用28、29、30、31进制计数实现，月通过12进制计数实现，年通过100进制计数实现。

本科生毕业论文（设计）题目： 基于FPGA 的多功能数字钟设计学 院 电子信息工程学院 学科门类 工学装 订 线基于FPGA的多功能数字钟设计摘要当前基于各种数字器件的数字钟种类繁多，对于不同的数字器件的设计方式有所不同，例如基于单片机的数字钟设计和基于CPLD的数字钟设计以及基于FPGA的数字钟设计等等。

可以根据不同的设计要求如响应灵敏度等选择不同的数字器件进行合理设计。

本文介绍基于FPGA的多功能数字钟设计，FPGA具有硬件实现数据处理具有实时性高，可靠稳定的优点。

在硬件方面主要由控制开关、消抖电路、APEX 20KE FPGA 和LED显示等几部分组成。

在编程方面采用VerilogHDL语言实现编程，仿真环境采用MAX+PLUSⅡ软件，以实现数字计时，闹铃和定点报时等功能设计。

该系统具有体积小、功耗低、价格便宜、安全可靠,维护和升级方便的优点,具有较好的应用前景。

关键词:数字钟 FPGA VerilogHDL MAX+PLUSⅡThe Digital（多功能）Clock Based on FPGAABSTRACTThere are many of logic devices which are based on the digital clock at present.The methods are different For a different logic device design. For example, The digital clock based on SCN（Switched Circuit Network）, The digital clock based on CPLD（Complex Programable Logic Device）and The digital clock based onFPGA （Field Programmable Gate Array）,and so on.We can choosing a different logic devices reasonable to design based on different design requirements such as sensitivity. This article introduces the digital clock based on FPGA. FPGA with data-processing hardwareWith real-time high, the advantages of reliable stability. In terms of hardware from the main control switches, circuit Consumers buffeting, APEX 20KE FPGA and the LED display,We using Programming VerilogHDL hardware On the hardware side programming,and they can digital hardware logic on time, alarm and fixed-point design features such as timekeepingKey words:The Digital Clock Field Programmable Gate Array VerilogHDL MAX+PLUSⅡ目录一概述 (1)1.1 课题的来源、意义 (1)1.2 课题的研究目标、内容及方法手段 (1)1.2.1 课题的研究目标、内容 (1)1.2.2课题的研究方法及手段 (1)二数字钟的原理及软硬件的选择 (3)2.1系统原理 (3)2.2数字钟硬件的选择和设计 (4)2.2.1消抖电路的设计 (5)2.2.2 FPGA的选择 (5)2.2.3 LED显示模块的设计 (6)2.2.4数字钟编译仿真软件的选择 (6)2.2.5数字钟编程语言的选择 (7)三程序设计部分 (8)3.1编译仿真波形及分析 (8)3.1.1主控模块 (8)3.1.2时间模块 (8)3.1.3时间数据与时间设置 (10)3.1.4时间及其设置模块 (11)3.1.5显示模块 (12)3.1.6秒表模块 (13)3.1.7日期自动工作模块 (14)3.1.8日期设置模块 (15)3.1.9日期设置与自动工作模块 (16)3.1.10闹钟模块 (17)3.1.11分频模块 (18)3.1.12多功能数字钟电路图 (19)四验证 (21)五结论 (22)谢辞 (23)参考文献 (24)附录 (25)一概述1.1课题的来源、意义20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。

电子钟的设计报告姓名：< >组别：< >专业班级：< >目录目录 (1)一、数字钟的设计要求 (2)二、顶层设计 (2)三、模块 (3)1.顶层模块 (3)2.分频器模块 (4)3.按键消抖模块 (4)4.计时模块 (5)5.显示模块 (6)6.报时和闹钟模块 (6)四、系统调试及运行结果分析 (7)1、硬件调试 (7)2、软件调试 (8)3、调试过程及结果 (8)（1）显示模块调试 (8)（2）时间系统模块调试 (9)五、总结 (9)一、数字钟的设计要求设计一个具有时、分、秒计时第二电子钟电路，按24小时制记时。

要求：1、准确计时，以数字形式显示时、分、秒的时间；2、具有分、时校正功能，校正输入脉冲频率为1Hz;3、具有仿广播电台整点报时的功能，即每逢59分51秒、53秒、55秒及57秒时，发出4声500Hz低音，在59分59秒时发出一声1kHz高音，它们的持续时间均为1秒。

最后一声高音结束的时刻恰好为正点时刻。

4、具有定时闹钟功能，且最长闹铃时间为一分钟。

要求可以任意设置闹钟的时、分；闹铃信号为500Hz和1kHz的方波信号，两种频率的信号交替输出，且均持续1S。

设置一个停止闹铃控制键，可以停止输出闹铃信号。

二、顶层设计采用自顶向下的设计方法，首先根据数字时钟的功能要求进行顶层设计和分析，用FPGA实现系统的计时、显示驱动、按键输入处理、仿广播电台整点报时的功能。

根据实训平台的硬件资源情况，输入信号包括时钟输入和按键输入，其中系统时钟由实训平台核心板50MHz晶振提供，拨码开关作为校时、闹钟时间设置和复位的信号输入，输出信号包括峰鸣器控制输出、8位动态数码管位选和段选控制输出。

数字电字时钟系统主要有分频器模块、按键消抖模块、计时模块、整点报时和闹铃模块和显示驱动模块构成。

三、模块1.顶层模块如下图所示。

2.分频器模块分频器模块的主要功能是为其他模块提供时钟信号。

1321 多功能时钟的构成本次设计的多功能时钟实际上是一个使用标准频率（1HZ）进行计数的计数电路[1]。

由于计数的起始时间和标准时间不能完全的同步，所以还需要设计一个校时电路进行时间的校准。

此次在FPGA 的多功能时钟当中，使用的晶体振荡器对计时周期进行统计，从而保证时序的稳定性和精度标准，所以此设计使用的是石英晶体振荡器电路构成多功能时钟。

见图1所示。

图1 硬件构成框图2 多功能时钟的工作原理振荡器发出的高频脉冲信号用于多功能时钟的时间参考，在第二个计数器超过60之后，子计数器被舍入。

计数器超过60后，小时计数器四舍五入。

小时计数器依据“24转1”的规则计算。

计数结束后，并且清除每个计数器并重新计算。

假设晶体频率是1M H z，则可以在第6频率之后获得第二脉冲信号，并且使用八段解码器完成解码显示电路。

3 多功能时钟硬件电路和模块电路设计3.1 FPGA 模块FPGA 模块具有掩膜可编程门阵列的通用结构，该逻辑块以实现多样性的设计采用了逻辑块覆盖，并且与可编程互连源的逻辑块相关联。

使用可编程逻辑模块CLB 主要是便于实现逻辑功能。

对于本次系统的设计采用Altera Cyclone 系列中EP1C3T144芯片，它既能够支持串行总线又可以支持通信协议外，还可以使用PLL 管理片上跟片外系统时序上，同时也支持多种IP 功能，包括Altera 的MegaCore 跟合作伙伴组织的IP，支持最新的Nios Ⅱ嵌入式处理器等。

EP1C3T144引脚，见图2所示。

图2 EP1C3T144引脚图3.2显示电路设计显示电路中选用的为四个数码管是用于静态显示驱动方式完成时与分显示。

静态驱动是指数码管的段码大部分是由I/O 端口进行驱动，具有的优势为编程简单，显示亮度高，不足之处为是占用I/O 端口多[2]。

显示电路原理见图3所示。

图3 LED 静态驱动显示原理图基于FPGA 的多功能电子时钟设计母应东（贵州大学 贵州 贵阳 550025）【摘要】本文是主要研究的是基于FPGA 的多功能时钟，设计的计时方式为24小时制，该次在设计中为了保证时、分、秒的精准显示和易于使用者查看具体的时间外，同时设计按键校时的功能跟闹钟功能，并且使用者能按键对时、分、秒的独立的校准，使本设计更符合标准时间的设定。