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TDN—CM++教学实验系统使用说明一、系统与PC机联机说明实验系统安装有一个标准的DB型9针RS－232C串口插座，使用配套的串行通信电缆分别插在实验系统及PC机的串口，即可实现系统与PC机的联机操作。
系统配套的集成操作软件具有专为联机操作而开发的图形方式操作界面，具有动态调试功能，可根据实验系统的数据通路图实现实时、动态地显示用户设计的实验数据流的流向、数据值、控制线状态和各单元的内容。
本系统软件通过PC机串行口向实验系统上的单片机控制单元发送指令，由实验系统的单片机直接对程序存储器、微程序控制器进行读和写，控制单拍或单步微程序、单步机器指令和程序连续运行等操作，实时监测各数据流和控制流，从而实现实时动态图形方式下的系统跟踪调试和运行。
系统通信电缆连接方式如图1所示。
PC机实验系统图1 PC机和实验系统用串行口连接方式二、集成操作软件的安装与卸载1．软件运行环境操作系统：中、英文Windows95/98/2000/NT/ME/XP最低配置CPU：奔腾133MHz；内存：16 MB；显示卡：标准VGA，256色显示模式以上；硬盘：15 MB以上；驱动器：2X倍速CD-ROM以上；其他设备：鼠标器。
建议配置：CPU：奔腾166MHz或更高；内存：16 MB以上；显示卡：SVGA，16K色以上显示模式，分辨率为800×600。
其他设备同“最低配置”。
2．安装软件安装操作如下：通过“资源管理器”找到光盘驱动器本软件安装目录下的Setup.EXE，双击该文件名执行它，按屏幕提示进行安装操作。
“TDN-CM++1.03”安装成功后，在“开始”菜单的“程序”子菜单里将出现“CMPP”程序组，单击“CMPP”即可执行该程序组。
3．启动软件软件的启动方式有如下三种：用户可以选择【开始】→【程序】选项，在菜单中单击“CMPP”文件名即可启动该程序组。
用户也可以选择【开始】→【程序】→【启动】选项，在菜单中单击“CMPP”文件即可启动该程序组。
实验二CPLD可编程数字信号发生器实验实验二CPLD可编程数字信号发生器实验实验内容1. 熟悉CPLD可编程信号发生器各测量点波形2．测量并分析各测量点波形及数据3．学习CPLD可编程器件的编程操作一、实验目的1．熟悉各种时钟信号的特点及波形。
2．熟悉各种数字信号的特点及波形。
二、实验电路的工作原理（一）、CPLD可编程模块二电路的功能及电路组成图2-1是CPLD可编程模块的电路图。
20世纪70年代，最早的可编程逻辑器件PLD诞生。
其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成，因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。
为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件CPLD。
它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。
CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。
本实验系统中，CPLD可编程模块用来产生实验系统所需要的各种时钟信号和各种数字信号。
它由CPLD可编程器件ALTERA公司的EPM7128、下载接口电路和一块晶振组成。
晶振JZ101用来产生系统内的4.096MHz主时钟。
本实验要求参加实验者了解这些信号的产生方法、工作原理以及测量方法，才可通过CPLD可编程器件的二次开发生成这些信号，理论联系实验，提高实际操作能力。
（二）、各种信号的功用及波形1．83脚输入4.096MHz时钟，方波。
由JZ101产生的4.096MHz时钟，经R118，从83脚送入U101进行整形，然后进行分频输出。
2．58脚，输出2.048MHz时钟，方波。
基于cpld实验报告基于CPLD的实验报告引言：CPLD（Complex Programmable Logic Device）是一种集成电路器件，具有可编程的逻辑功能。
它在数字电路设计和开发中扮演着重要的角色。
本实验报告将介绍基于CPLD的实验设计和实施过程，以及实验结果和分析。
一、实验目的本次实验的目的是通过使用CPLD器件，设计一个基本的数字电路，并验证其功能和性能。
通过这个实验，我们可以深入了解CPLD的工作原理和应用，提高我们的电路设计和实施能力。
二、实验设计和实施1. 实验所需材料和设备本次实验所需的材料和设备包括CPLD开发板、电源适配器、电路元件（如电阻、电容等）和连接线。
2. 实验步骤（1）准备工作：将CPLD开发板连接到电源适配器，并确保电源正常工作。
同时，准备好所需的电路元件和连接线。
（2）电路设计：根据实验要求和设计要求，设计一个适当的数字电路。
可以选择逻辑门电路、计数器电路或其他常见的数字电路。
（3）电路实施：根据电路设计，将电路元件连接到CPLD开发板上。
确保连接正确，并遵循电路设计的布局。
（4）编程CPLD：使用相应的软件工具，将设计好的电路逻辑编程到CPLD器件中。
确保编程过程正确，并检查编程结果。
（5）测试和验证：将电源适配器连接到CPLD开发板上，开启电源。
通过输入相应的信号，观察和验证电路的功能和性能。
可以使用示波器等测试设备进行测量和分析。
三、实验结果和分析经过实验，我们成功设计并实施了一个基本的数字电路。
通过测试和验证，我们发现电路能够按照设计要求正常工作，并且具有良好的性能。
在实验过程中，我们注意到CPLD器件具有以下优点：1. 可编程性：CPLD器件可以根据需要进行编程，实现不同的逻辑功能和电路设计。
2. 灵活性：CPLD器件可以根据实际需求进行配置和布局，适应不同的应用场景。
3. 高集成度：CPLD器件集成了大量的逻辑门和触发器，可以实现复杂的数字电路设计。
一、教学目的与要求:本课程属于应用型课程，主要学习基于可编程逻辑器件的数字系统的设计。
课程的任务是掌握硬件描述语言、可编程逻辑器件原理以及开发平台的使用，并熟练应用硬件描述语言描述数字电路，直至能用硬件描述语言设计数字系统。
要求学生在学习本课程之前，透彻理解数字电路知识，这样才能达到本课程教学目的：应用硬件描述语言描述电路，设计数字系统。
通过讲课、演示，只能传授给学生基本方法。
这门课程的学习需学生自己课后化一定的时间练习。
半定制器件设计原理课程是数字逻辑与设计电路课程的延续和补充，本课程的重点是用软件编程的方法设计数字系统。
本课程与数字逻辑与设计电路课程相比，设计电路的原理相同，实现方法不同。
在传统的数字电路中，设计电路，画出原理图后，选择器件，连线，完成设计。
这种设计方法是自底向上的设计方法。
在设计过程中，容易出错或难以修改。
利用半定制器件设计原理中的集成开发环境QuartusⅡ，如用原理图输入法，设计好原理图，在原理图编辑窗口输入原理图，下面的大部分工作由QuartusⅡ帮助你完成；如用QuartusⅡ的文本输入法，只需描述所要设计电路的功能，而不必画出原理图。
这种设计方法是自顶向下的设计方法，使得设计人员的大部分精力放在电路整体功能的实现上。
设计电路的关键是要对所设计电路的功能了解的非常透彻。
如设计一位8421BCD 码加法器，有几个输入端，有几个输出端？输出信号与输入信号有什么关系？本实验指导书和上课内容、作业密切相关。
实验指导书上的内容是必做实验内容。
实验课时为16，实验个数为8个。
教科书上的课后练习、实验以及上课时所讲例题由同学课后自行练习。
二、实验须知实验课也是正规的课。
在实验过程中，严禁使用手机，一旦发现，指导教师有权没收。
实验课与课堂教学相同，要求同学带笔，带笔记，带教科书。
同时请同学们遵守实验室的规章制度，不允许乱搬仪器。
如有需要，告知指导教师，由指导教师安排。
实验一用VHDL语言设计组合、时序电路（2学时）实验目的：掌握用VHDL语言设计组合、时序电路的方法。
实验一 Xilinx软件及状态机设计一实验目的:学习FPGA设计软件, 掌握软件流程, 掌握状态机编程。
二实验内容:设计一个状态机三实验说明:状态机设计是数字电路中使用非常广泛和方便的时序设计工具。
由于硬件是并行的触发, 相对软件是串行执行, 那么让硬件电路按照节拍执行串行操作指令就成为一个问题, 这就是状态机的主要功能。
相应的, 软件指令中的几十条简单顺序执行代码可能需要硬件的几十上百个触发器去实现其功能。
所以, 软件与硬件的设计思路有相当大的区别。
当然, 随着FPGA规模的不断扩大, 这些问题也越来越容易解决了。
我们可以用软件的思路去描述自己的设计, 可能最终实现的电路是几十万门级的器件, 但是你只要花费几美元就能买到。
状态机是数字电路的基础, 因此, VHDL的学习也从这个实验开始。
四实验过程:1.在进行实验之前, 我先自学了VHDL语言。
2.熟悉Xilinx软件环境。
3.通过仿真, 读懂了states这段代码所实现的功能及其出现的问题。
五思考题:1.通过仿真, 这段代码实现相应功能时出了什么问题？请修正代码。
答：这段程序完成的是对红绿灯的控制功能。
通过仿真发现所有的灯都比预期的多亮了2秒, 比如东西方向绿灯亮62秒（应该是60秒）, 黄灯是5秒（应该是3秒）。
出现此问题的原因是没有考虑到硬件的延时问题。
所以只要把程序中的59改为57, 39改为37, 3改为1, 再进行仿真, 结果就正确了。
2.状态机输出分成同步输出和异步输出, 状态机异步输出直接用状态机的某个状态进行组合逻辑运算来得到一个输出, 同步输出是在该状态的时钟上跳沿控制输出变化。
请问同步输出和异步输出利弊各在哪里？答: 同步输出的优点是: 时钟脉冲的间距解决了组合逻辑电路中的延时和竞争问题。
只要时钟脉冲的宽度合适, 输出就不会存在竞争与现象。
缺点是: 外部输入信号的变化应满足触发器正常工作所需的建立和保持时间。
因为上述特点使得同步时序输出的工作速度的提高受到限制, 且对时钟脉冲到达个触发器的时间及外部信号的变化有较严格的要求。
实验电路板的设计太原理工大学自动化系夏路易自己设计制作实验板是非常有意思的事情。
第一部分实验板方案选择（一）目前的数字电路实验随着数字电子技术的发展，对数字电路的教学要求也越来越高，不仅要求同学们学会一般数字电路的原理，而且要求同学们能用中小规模数字电路设计一定复杂程度的数字系统。
数字电路的实验也应该配合教材，从验证性实验向设计性实验发展，满足培养21世纪人才的要求。
但是，目前的各种数字电路实验装置不能满足教学要求，采用这些装置进行数字电路实验有如下缺点：1．为满足各种实验，需要种类繁多的数字集成电路，增加了实验费用和管理的难度，若是由于经费问题未购得所需的数字集成器件，则不能开设需要该器件的实验。
2．实验电路连线复杂，集成电路好坏难辫，经常导致实验的失败，并损坏实验电路或实验装置。
3．实验中，数字集成电路器件经常损坏严重，导致实验费用增加。
4．因为一个课程设计题目所需器件的种类多并且连线复杂，所以进行数字电路课程设计很困难。
5．中小规模集成电路在数字系统设计中已经很少使用，学生在学校不能学到新的数字系统的设计方法（二）基于可编程逻辑器件的数字电路实验可编程逻辑器件是一种可以通过编程，改变系统连线，达到系统重构的器件，该器件可以现场编程，就是说当该器件安装到电路板上后，可以对它的功能进行重新设置，这样就可以非常方便的进行数字系统的设计与制作。
由于可编程逻辑器件的价格不断降低，门密度不断增大，所以该器件取代中小规模数字集成电路只是时间问题。
可编程逻辑器件是数字系统设计中的首选器件，它增加系统可靠性、减少系统体积和功耗、缩短设计周期并降低系统成本，由于它的工作速度快，所以在数字信号处理、自动控制、计算机接口板等方面应用非常广泛。
可编程逻辑器件用于数字电路实验有如下特点：1．设计方法先进在计算机上输入数字电路原理图或用硬件描述语言描述数字电路，经过编译，然后将编译后的数据文件下载到可编程逻辑器件中是目前最流行的数字电路设计方法。
数字电子系统设计（CPLD）实验指导书中国矿业大学电工电子教学实验中心2001年11月目录第一部分CPLDEE实验开发系统及配套软件简介第一节CPLDEE实验开发系统简介第二节CPLDDN下载软件简介第二部分数字电子系统设计实验实验一简单逻辑电路设计与仿真实验二译码与寄存器电路设计与仿真实验三全加器设计、仿真与下载实验四分频程序设计与12归1电路实验五利用硬件描述语言进行数字钟设计实验六串形扫描显示电路设计实验七BCD码转换电路设计实验八数据采集与显示电路设计实验九LPM使用及8＊8乘法器的设计实验十CPLD间串行通信（单工）综合实验一数字系统设计与单片机接口实验一综合实验二数字系统设计与单片机接口实验二综合实验三数字系统设计与单片机接口实验三综合实验四数字系统设计与单片机接口实验四综合实验五数字系统设计与单片机接口实验五综合实验六CPLD与计算机双工串行通信实验综合实验七CPLD与计算机并行口通信实验第一部分 CPLDEE实验开发系统及配套软件简介第一节CPLDEE实验开发系统简介目前，随着大规模可编程器件在市场上的应用越来越广泛，各高校都相继开出了这门课程，为了配合高校EDA技术的教学、实验以及科研人员的设计开发，我们推出了CP LDEE--4系列实验开发装置。
本实验装置是在世界银行贷款招标标书要求的基础上设计并有所突破，广泛适用于教学和科研，面向本科教育、研究生教育及科研开发。
1.系统基本特征●配备：本实验箱配有三家公司（altera低电压1k系列（3万门以上）、lattice的ispLS I1032E—70LJ84、xilinx的xc95108系列）芯片下载板，适用范围广泛。
●资源：芯片门数最多达到10万门（ACEX1K100），管脚可达208脚。
●编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式，硬件描述语言有AHDL，VHDL，Verilog-HDL等语言。
●主板功能：✧配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过的模拟可编程器件进行模拟电子的开发训练。
电子信息工程学系实验报告课程名称：光纤通信实验项目名称：实验2 CPLD 可编程信号产生实验 实验时间：2012.3.22班级：电信092 姓名：XXX 学号：910706201实 验 目 的:1)熟悉光纤原理实验系统的电路组成。
2)熟悉光纤通信系统发送端信号产生的方法。
实 验 原 理:1、实验系统产生所需信号的核心器件可以采用CPLD 可编程逻辑器件MAX7128和MAX7064。
其中MAX7128主要用来产生各种时钟信号和数据信号；MAX7064用来在数据收端误码测试时产生本地随机码和误码检测、CMI 译码等。
对MAX7128进行编程，可实现下列输出波形：2.048MHz 的方波信号、1.024MHz 的方波信号、128kHz 的窄脉冲信号、8kHz 的窄脉冲信号、2kHz 或1kHz 的方波（正弦波）信号、8kHz 或4kHz 的方波（三角波）信号、64kHz 的方波信号、伪随机码产生电路输出波形等。
2、伪随机序列可由线性移位寄存器网络产生，有如下特点：（1）线性移位寄存器的输出序列是一个周期序列。
（2）当初始状态是零状态时，线性移位寄存器的输出全0序列。
（3）级数相同的线性移位寄存器的输出序列和反馈逻辑有关。
（4）同一个线性移位寄存器的输出序列还和起始状态有关。
（5）对于级数为r 的线性移位寄存器，当周期p=2r -1时，改变移位寄存器初始状态只改变序列的初相。
实 验 内 容 ：1、熟悉光纤通信实验系统电路组成。
2、熟悉CPLD 可编程信号发生器各测量点信号波形。
3、测量并分析各测量点波形及数据。
实 验 结 果：图1 TP101引脚图 图2 TP102引脚图成 绩：指导教师（签名）：图3 TP103引脚图 图4 TP104引脚图图5 TP105引脚图 图6 TP106引脚图图7 闭合K103的1－2时TP107引脚图 图8 闭合K103的1－2时TP108引脚图图9 闭合K103的2－3时TP107引脚图 图10 闭合K103的2－3时TP108引脚图图11 TP109引脚图 图12 TP110引脚图由图1可知，TP101是由CPLD 可编程器件编程产生的主时钟信号，频率为2.049Mhz ，大致符合理论值2.048Mhz 。
cpld实验报告CPLD实验报告引言CPLD（Complex Programmable Logic Device）是一种集成电路，具有可编程功能。
本实验旨在通过对CPLD的实验研究，深入了解其工作原理和应用。
一、CPLD的基本原理CPLD是一种可编程逻辑器件，由可编程逻辑单元（PLU）和可编程互连单元（PCU）组成。
PLU负责实现逻辑功能，而PCU则负责实现逻辑单元之间的互连。
CPLD的工作原理是通过编程将逻辑功能和互连关系写入CPLD芯片中，从而实现特定的功能。
二、CPLD的应用领域CPLD广泛应用于数字电路设计、嵌入式系统、通信设备等领域。
在数字电路设计中，CPLD可用于实现复杂的逻辑功能，如计数器、状态机等。
在嵌入式系统中，CPLD可用于实现外设控制、数据处理等功能。
在通信设备中，CPLD可用于实现信号处理、调制解调等功能。
三、CPLD的实验设计本实验设计了一个简单的CPLD应用实验，旨在通过实际操作了解CPLD的使用方法和功能。
实验包括以下步骤：1. 准备工作：搭建实验平台，包括CPLD开发板、开发软件等。
确保硬件和软件环境正常。
2. 设计逻辑功能：根据实验要求，设计一个简单的逻辑功能，如4位二进制加法器。
使用开发软件进行逻辑设计，包括输入输出端口的定义、逻辑电路的设计等。
3. 编程下载：将逻辑设计的文件编译成二进制文件，并通过下载器将二进制文件下载到CPLD芯片中。
确保下载过程正确无误。
4. 实验验证：连接外部输入信号和输出信号，进行实验验证。
通过输入不同的二进制数，观察输出结果是否符合预期。
根据实验结果，分析逻辑电路的正确性和稳定性。
四、实验结果与分析经过实验验证，设计的4位二进制加法器功能正常，输入不同的二进制数时，输出结果正确。
通过观察实验数据，可以得出结论：CPLD能够有效实现逻辑功能，并具有较高的稳定性和可靠性。
五、CPLD的发展趋势随着科技的不断进步，CPLD的应用领域将进一步扩大。
P24：2．2 并行加法器设计实验一．实验目的1. 掌握并行加法器的原理及其设计方法。
2. 熟悉CPLD应用设计及EDA软件的使用。
二．实验设备1. TDN-CM+或TDN-CM++教学实验系统一套。
2. PC微机一台。
三．实验原理本节实验使用大规模可编程逻辑器件MAXII EPM570T100C5来设计实现一个4位的并行进位加法器。
传统的数字系统设计只能是通过设计电路板来实现系统功能，而采用可编程逻辑器件，则可以通过设计芯片来实现系统功能。
从而有效地增强了设计的灵活性，提高了工作效率。
并能够缩小系统体积，降低能耗，提高系统的性能和可靠性。
对该器件的逻辑系统设计是通过使用硬件描述语言或原理图输入来实现的，硬件描述语言有ABEL、VHDL等多种语言，本节实验是使用原理图输入来进行编程的。
下面是一个用原理图输入设计一个四位并行加法器加法器的例子。
该加法器采用并行进位，有两组四位加数A3～A0、B3～B0输入，四位本地和F3～F0输出，一个低位进位C0输入及一个本地进位CY输出。
系统采用Quartus II软件来对可编程逻辑器件MAXII EPM570T100C5进行编程设计实验。
Quartus II可采用原理图或硬件描述语言来进行设计输入，并能对所设计的数字电子系统进行功能仿真和时序仿真。
其编译器是此软件的核心，它能进行逻辑优化，并将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。
该软件支持多种可编程逻辑器件。
四．实验步骤1.如图2.2-1所示，运行Quartus II软件。
2.选择菜单FileÆNew Project Wizard，如图2.2-2所示，建立一个新工程。
出现如图2.2-3所示New Project Wizard对话框界面。
3.点击“Next”出现如图2.2-4所示的ADDERFILE对话框界面，在FILE NAME 栏中输入“ADDER”。
4.点击“Next”出现如图2.2-5所示的器件设置对话框界面，选择CPLD开发板使用的MAXII系列EPM570T100C5芯片，一直点击“Next”按钮，完成新工程的建立。
5.建立新工程后，选择菜单FileÆNew，弹出如图2.2-6所示的新建设计文件选择窗口。
创建图形设计文件，选择图2.2-6所示对话框中的“Device Design Files”页下的“BlockDiagram/Schematic File”；若要创建VHDL描述语言设计文件则可选择图2.2-6所示对话框中“Device Design Files”页下的“VHDL File”。
选择好所需要的设计输入方式后点击“OK”按钮，打开图形编辑器界面。
图2.2-1 运行Quartus II软件界面图2.2-2 建立新工程向导图2.2-3 New Project Wizard对话框界面图2.2-4 ADDFILE对话框界面图2.2-5 器件设置对话框界面图2.2-6 新建设计文件选择窗口6.选择FileÆSave As菜单，在如图2.2-7所示的文件保存对话框中，将创建的图形设计文件的名称保存为工程顶层文件名称。
图2.2-7 文件保存对话框7.在图形编辑器窗口中双击鼠标左键或选择菜单“EditÆInsert Symbol”，弹出如图2.2-8所示的Symbol对话框界面。
图2.2-8 Symbol对话框界面8.在Name栏中输入AND2，所选择符号出现在Symbol对话框的右边，点击“OK”按钮，选中该符号在合适的位置点击鼠标左键放置符号。
重复上述两步，在图形编辑工作区域中分别放置所需符号。
9.将所需符号放置完成后，利用连线工具，如图2.2-9所示进行连接，并将INPUT与OUTPUT更改名称。
图2.2-9 ADDER原理图10.设计完成后，选择FileÆSave菜单，将创建的图形文件保存。
选择ToolsÆCompilerTool菜单，出现如图2.2-10所示的编辑工具界面。
点击“Start”按钮开始对此工程进行逻辑分析、综合适配、时序分析等。
图2.2-10 编辑工具界面11.如果设计正确则如图2.2-10所示完全通过各种编译，如果有错误则返回图形编辑工作区域进行修改，直至完全通过编译为止。
12.选择AssignmentsÆAssignment Editor菜单，在如图2.2-11所示的Assignment Editor窗口中选择Pin标签页，在Edit中选择输入/输出引脚及对应的CPLD引脚。
图2.2-11 Assignment Editor窗口13.引脚分配完成后，选择ToolsÆCompiler Tool菜单，在如图2.2-10所示的编辑工具界面中点击“Start”按钮，对此工程进行逻辑分析、综合适配、时序分析等。
完成后可选择AssignmentsÆTiming Closure Floorplan菜单，观察引脚分配的结果。
经过编辑后会生成可以配置到CPLD的POF文件，此时就可以将设计配置到芯片中。
14.使用TDN-CM++实验系统及CPLD开发板，如图2.2-12所示进行实验接线，将下载电缆插入CPLD开发板的JTAG下载接口中。
仔细检查确保接线无误后打开电源。
图2.2-12 并行加法器实验接线图15.在Quartus II软件中，选择ToolsÆProgrammer菜单，出现如图2.2-13所示的编程配置界面。
点击“Add File”按钮添加需要配置的POF文件，选中Program/Configure，点击“Start”按钮就可以对芯片进行配置。
图2.2-13 编程配置界面16.配置完成后拨动开关单元，改变INA、INB的输入观察输出结果证明设计是否正确。
P 312．4 阵列乘法器设计实验一．实验目的1．掌握乘法器的原理及其设计方法。
2．熟练应用CPLD设计及EDA操作软件。
二．实验设备1．TDN-CM+或TDN-CM++教学实验系统一套。
2．PC微机一台。
三．实验原理本实验用CPLD来设计一个4×4位乘法器，其算式如下：a3 a2 a1 a0 × b3 b2 b1 b0----------------------------------------------------------------------------------------------------------a3b0(10) a2b0(6) a1b0(3) a0b0(1)a3b1(13) a2b1(9) a1b1(5) a0b1(2)a3b2(15) a2b2(12) a1b2(8) a0b2(4)＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7)----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0四．实验步骤1．根据上述乘法的逻辑原理设计原理图。
2．编辑、编译和下载。
使用Quartus II软件编辑原理图并进行编译，然后打开实验系统电源，将生成的POF文件下载到MAXII EPM570T100C5中去。
3．连接实验电路。
按图2.4-1连接实验电路。
4．给定操作数，观察乘法器输出将SWITCH UNIT 单元中的SW-B、AR开关置为低电平状态。
在INPUT DEVICE单元中的8个开关的高4位为乘数A，低四位为被乘数B，而相乘的结果将在OUTPUT DEVICE 单元中的数码管中以十六进制形式显示。
给A和B置不同的数，观察相乘的结果。
图2.4 -1 阵列乘法器接线图P533．7 FIFO先进先出存储器实验一．实验目的了解及掌握先进先出（FIFO）存储器的工作特性及其读写方法。
二．实验设备1．TDN-CM+或TDN-CM++教学实验系统一台。
2．PC微机一台。
三．实验原理本实验用MAXII EPM570T100C5芯片来实现一个简单的8位×4的FIFO。
其各信号的功能为：EMPTY：FIFO存储器为空标志，高电平有效。
FULL：FIFO存储器满标志，高电平有效。
RST：清FIFO存储器为空。
FIFOWR：FIFO存储器写入信号，低电平有效。
FIFORD：FIFO存储器读信号，低电平有效。
ID0～ID7：FIFO存储器输入数据线。
OD0～OD7：FIFO存储器读出数据线。
四．实验步骤1.编写CPLD芯片设计程序按照上述功能要求及管脚说明，进行CPLD芯片设计，首先设计FIFO单元模块，然后新建一个文件，选择Block Diagram/Schematic File设计方式，如图3.7-1构建设计文件。
图3.7-1 FIFO存储器原理图2.编译所设计的程序，并将生成的POF文件下载至MAXII EPM570T100C5中。
3.按图3.7-2实验连线图接线。
4.实验操作步骤接线图中OO1、OO2、OOE1、OOE2、OOEE1、OOEE2是六个观察记数的指示灯，其中OO1、OO2是写信号记数，OOE1、OOE2是读信号记数，OOEE1、OOEE2是FIFO中的数据个数。
FULL及EMPTY是满和空标志灯。
实验时，将SWITCH UNIT单元中的SW-B开关置为“0”，然后拨动系统右下脚的CLR 清零开关使读、写信号记数清零。
给INPUT DEVICE单元中置一个数，按动START，此时将该数写入到FIFO中，依次写四次后，FULL满标志置位。
此时再也写不进去；然后连续按动KK2读信号，将顺序读出所存的四个数，数据总线显示灯及OUTPUT UNIT单元中的数码管显示所读出的数据。
四个数全部读出后，EMPTY空标志置位。
检查执行结果是否与理论值一致。
图3.7-2 FIFO实验接线图P69 4．6 硬联控制器实验一．实验目的1．掌握硬联控制器的组成原理、设计方法。
2．了解硬联控制器和微程序控制器的各自优缺点。
二. 实验设备1．TDN-CM+或TDN-CM++教学实验系统一台。
2．PC微机一台。
三．实验原理本实验设计一个简单的硬联控制器，用开关置不同的指令，触发时序，就可以实现不同的指令操作。
实验所设计的三条指令如下表4.6-1。
表4.6-1指令码操作说明0 0 INPUT DEVICE→ DR1将数据开关中的数打入到工作暂存器DR1中，并由OUTPUT DEVICE中的数码管来显示。
0 1 INPUT DEVICE→ DR2将数据开关中的数打入到工作暂存器DR2中，并由OUTPUT DEVICE中的数码管来显示。
