如何搭建SoC项目的基本Testbench(eetop)

空间管理您的位置: 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 »多云转晴 »日志欢迎大家和我讨论Xilinx FPGA方面的问题如何编写testbench的总结（非常实用的总结）（转）上一篇 / 下一篇 2011-09-19 21:08:27 / 个人分类：FPGA知识查看( 23717 ) / 评论( 0 ) / 评分( 0/ 0) 1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。

方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为w ire型变量，然后用输出使能控制传输方向。

eg：inout [0:0] bi_dir_port;wire [0:0] bi_dir_port;reg [0:0] bi_dir_port_reg;reg bi_dir_port_oe;assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz;用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。

等于两个模块之间用inout双向口互连。

往端口写（就是往模块里面输入)方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。

具体如示：module test();wire data_inout;reg data_reg;reg link;#xx; //延时force data_inout=1'bx; //强制作为输入端口...............#xx;release data_inout; //释放输入端口endmodule从文本文件中读取和写入向量1）读取文本文件：用$readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。

关于使用ModelSim中创建testbench方法
ModelSim中自动创建TestBench的方法
1. 创建工程，将需要仿真的模块加入工程，编译
2. File -> Open，使用ModelSim自带的文本编辑器打开被仿真模块
3. Source -> Show Language Templates
4. 在显示的Language Templates栏目中选择“Create Testbench”
5. 软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即
自动生成
对于初学者来说写Testbench测试文件还是比较困难的，但Modelsim和quartus ii都提供了模板，下面就如何使用Modelsim提供的模板进行操作。

Modelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。

对源文件编译完后，鼠标光标移到代码编辑窗后才会在菜单栏看到source选项，点Source->Show Language Templates然后会出现一个加载工程，接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口，展开Verilog项，双击Creat Testbench会出现一个创建向导，展开工作目录添加目标文件，点击next，弹出testbench配置窗口，默认就行了，然后点击finish。

一个Testbench模板就诞生了，我们就可以在此编辑窗中添加激励代码了。

本次操作软件版本为modelsim alter starter edition 6.6d.。

Testbench入门1 编写testbench目的编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。

编写testbench进行测试的过程如下：1）产生模拟激励（波形）；2）将产生的激励加入到被测试模块并观察其输出响应；3）将输出响应与期望进行比较，从而判断设计的正确性。

2 基本的testbench结构module test_bench；// 通常testbench没有输入与输出端口信号或变量定义声明使用initial或always语句来产生激励波形例化设计模块监控和比较输出响应endmodule简单的testbench的结构通常需要建立一个顶层文件，顶层文件没有输入和输出端口。

在顶层文件里，把被测模块和激励产生模块实例化进来，并且把被测模块的端口与激励模块的端口进行对应连接，使得激励可以输入到被测模块。

端口连接的方式有名称和位置关联两种方式，我们常常使用“名称关联”方式。

3 产生激励的一些描写方式3.1 产生时钟的几种方式1）使用initial方式产生占空比50﹪的时钟initialbeginCLK = 0;#delay;forever#(period/2) CLK = ~CLK;end注意：一定要给时钟赋初始值，因为信号的缺省值为z，如果不赋初值，则反相后还是z，时钟就一直处于高阻z状态。

产生的时钟信号如下图所示：2）使用always方式initialCLK = 0;always#(period/2) CLK = ~CLK;3)使用repeat产生确定数目的时钟脉冲initialbeginCLK = 0;repeat(6)#(period/2) CLK = ~CLK;end该例使用repeat产生3个时钟脉冲，产生的波形如下：4）产生占空比非50﹪的时钟initialCLK = 0;alwaysbegin#3 CLK = ~CLK;#2 CLK = ~CLK;end3.2 产生复位信号的几种形式1）异步复位initialbeginRst = 1;#100;Rst = 0;#500;Rst = 1;end2）同步复位1initialbeginRst = 1;@(negedge CLK); // 等待时钟下降沿Rst = 0;#30;@(negedge CLK); // 等待时钟下降沿Rst = 1;end2）同步复位2initialbeginRst = 1;@(negedge CLK); // 等待时钟下降沿repeat (3) @(negedge CLK); // 经过3个时钟下降沿Rst = 1;end4 testbench实例4.1 2-4解码器实例module dec2x4(A, B, Enable, Z);input A, B, Enable;output[3:0] Z;reg [3:0] Z_o;assign Z = Z_o;always@(A or B or Enable)beginif(Enable == 1'b0)Z_o = 4'b1111;elsecase({A, B})2'b00: Z_o = 4'b1110;2'b01: Z_o = 4'b1101;2'b10: Z_o = 4'b1011;2'b11: Z_o = 4'b0111;default: Z_o = 4'b1111;endcaseendendmodule测试模块测试模块：：`timescale 1ns/100psmodule testbench;reg a, b, en;wire [3:0] z;//例化被测试模块dec2x4 DUT(.A(a),.B(b),.Enable(en),.Z(z));//产生输入激励initialbeginen = 0;a = 0;b = 0;#10 en = 1;#10 b = 1;#10 a = 1;#10 b = 0;#10 a = 0;#10 $stop;end//显示输出结果always@(en or a or b or z)begin$display("At time %t, input is %b%b%b, output is %b", $time, a, b, en, z);endendmodule下面是测试模块执行时产生的输出和功能仿真波形：4.2 时序检测器下面是一个时序检测器的验证实例。

如何编写testbench今天，我来带领大家写一个简单的testbench ，顺便讲解如何写好一个testbench 以及写testbench 时应该注意的地方。

在讲解testbench 之前，我们先看一下前面的那个AND_2程序的仿真图，如下：如上图中所标，在1处，B 已经为低电平了，但是输出C 仍然为高电平，这样求与运算就会出错。

在2处，A 和B 都是低电平了，C 仍然为高电平，直到下次出现时钟的上升沿为止，为什么会这样呢？编译的时候并没有报错，呵呵，出了怪事了啊！其实编译器只能检查处语法错误，无法检测到逻辑错误，这个图给出的结果和我们程序所表达的结果一样，但是这并不是我们所要的求与运算，我们想要的是A 和B 同时为高电平时，C 才输出高电平。

我们把程序的敏感列表改为：always@(posedge clk or negedge rst or A or B)就可以了，把A 的电平改变和B的电平改变都加进敏感列表，激励不变，所得到的仿真图：这才是我们所要的求与运算！好了，现在开始讲如何写testbench 。

Testbench 不像RTL 级代码，可以用高级行为语句，不用考虑其可综合性，这样就能写出高效的检测代码。

在语法上，testbench 和可综合代码一样，都是类C 结构。

好了，我们开始吧！1，建立工程等，与之前的一样，但是在创建文件的时候，我们一次创建两个。

取名分别为ParallelSerial_Mult 和ParallelSerial_Mult_test。

创建完成后，如下图：这两个代码分别如下：moduleParallelSerial_Mult(Clk,Rst,MultiplicandIn,MultiplierIn,Load,Product,Out_en);parameter N=8;parameter CYCLES=3;input Clk,Rst,Load;input[N-1:0]MultiplicandIn,MultiplierIn;output[2*N-1:0]Product;output Out_en;reg[2*N-1:0]Product;wire Out_en;reg[N-1:0]Multiplicand;reg[2*N-1:0]NextProduct;reg[CYCLES:0]Count;reg Busy;wire[N-1:0]Sum;wire Carry;assign{Carry,Sum}=Multiplicand+Product[2*N-1:N];assign Out_en=Count[CYCLES];always@(posedge Clk or negedge Rst)if(!Rst)beginMultiplicand<=0;Count<=0;Product<=0;Busy<=0;endelsebeginProduct<=NextProduct;if(Load)beginMultiplicand<=MultiplicandIn;Count<=0;Busy<=1'b1;endelsebeginif(Busy)Count<=Count+1'b1;if(Count[CYCLES])beginCount<=0;Busy<=1'b0;endendendalways@(Load or MultiplierIn or Product or Count[CYCLES]or Carry or Sum) casex({Product[0],Count[CYCLES],Load})3'bxx1:NextProduct={{N{1'b0}},MultiplierIn[N-1:0]};3'b100:NextProduct={Carry,Sum,Product[N-1:1]};3'b000:NextProduct={1'b0,Product[2*N-1:1]};default:NextProduct=Product;endcaseendmodule这个代码是书中第120页的8位乘法器。

在 Vivado中，编写 Testbench 是进行数字电路仿真和验证的重要步骤。

以下是 Vivado Testbench 的一些语法要点：1. 语言选择：Vivado支持使用 SystemVerilog 或 Verilog 作为 Testbench 的语言。

你可以根据需要选择其中之一进行编写。

2. 模块实例化：Testbench 通常包含一个顶层模块来实例化待测试的模块。

你需要创建一个模块，并使用待测试模块的端口信号进行实例化。

3. 时钟和复位：在 Testbench 中，你通常需要生成时钟信号和复位信号，并将其应用于待测试模块的输入端口。

你可以使用 `fork...join` 结构和 `repeat` 或 `forever` 循环来生成时钟信号。

4. 输入模拟：在 Testbench 中，你需要为待测试模块的输入端口提供合适的模拟数据。

你可以使用 `#` 操作符来延迟信号的更新，以模拟不同的输入情况。

5. 断言和检查：在 Testbench 中，你可以使用断言语句来验证待测试模块的行为是否符合预期。

Vivado 支持使用 `assert` 和 `assume` 等关键字来定义断言。

6. 输出比较：在仿真结束后，你可以比较待测试模块的输出信号与预期结果进行验证。

你可以使用 `$display` 或 `$monitor` 等系统任务来显示输出信号的值。

7. 仿真控制：你可以使用 `initial` 块或 `always` 块来控制 Testbench 的仿真行为。

你可以使用 `#` 操作符来延迟仿真时间或 `disable` 关键字来停止仿真。

8. 仿真时长：在 Vivado 中，你可以使用 `run` 或 `run XXns` 命令来指定仿真运行的时长。

默认情况下，仿真会一直运行直到遇到 `$finish` 或 `$stop` 系统任务。

以上是 Vivado Testbench 的一些语法要点。

编写高效Vivado HLS工程testbench的三个要素Xilinx DSP specialist FAE: Harvest Guo在C程序的设计中，任何一个C程序的顶层都是main()函数。

而在vivado HLS的设计中，只要函数的层次在main()函数以下，都可以被综合。

但是每个vivado HLS工程只能指定一个top层函数作为输出RTL模块的顶层，其它和这个函数层次平行，不需要被综合的函数都可以作为testbench来使用。

这样就带来一个问题，如何编写vivado HLS工程的testbench更高效，或者说能更好的让HLS工具自动重用C testbench验证产生的RTL代码就变得非常重要。

通常，在Vivado HLS中，好的C testbench设计原则是testbench设计和需要实现的算法函数分别保存在不同的文件中，并且充分利用头文件。

Testbench常常包含了一些HLS综合不支持的操作，比如通过文件的读写取得仿真数据并保存结果，或者打印一些测试结果进行分析。

在头文件中，完成对testbench中所有的数据类型和函数的定义，以及包含共享的设计文件和函数库。

Vivado HLS中，只能指定一个top层函数用于综合，top层函数可以包含多个子函数。

当需要综合多个并行层次的函数时，可以编写一个wrapper函数作为top层函数，将需要综合的多个并行函数封装起来。

C testbench的目不仅是要验证需要综合的top函数功能正确（C编译器验证环境），同时重用C testbench作为综合产生RTL代码的仿真激励，HLS工具自动调用C testbench来验证RTL功能的一致性（C编译器和RTL仿真器的协同仿真环境）。

这样，编写一个好的风格testbench可以很好的提高设计的验证效率，如果在HLS综合前和综合过程中，需要修改综合函数的代码，可以用testbench验证，确保需要综合的C算法功能正确。

（verilog和vhdl）Testbench编程指南TestBench编程指南如今数字设计的规模变得越来越庞大,设计的复杂程度也越来越高,这就使得设计的验证变得越来越困难,而且费时费力。

为了应对这种挑战，验证工程师依靠各种验证工具和方法。

对于大型设计，如几百万门的设计，通常采用一整套正式的验证工具。

然而，对于小一些的设计，设计工程师发现往往采用带TestBench的HDL仿真工具是最好的途径。

TestBench已经变成验证高级语言设计的一种标准的方法。

通常，TestBench执行以下任务：z例化设计，使其可测试（DUT－design under test）;z通过将测试向量应用到模型来仿真例化后的可测试的设计；z将结果输出到终端，或者输出波形窗口；z将真实的结果和期望的结果进行比较；一般，TestBench采用工业标准的VHDL或者Verilog硬件描述语言来编写。

TestBench调用功能设计，然后仿真。

复杂的测试文件执行附加功能――例如，他们包含逻辑以决定合适的设计激励或者比较真实的结果和期望的结果。

以下章节将讨论一个组织良好的测试文件的组成，以及例举了一个带有自检的测试文件（自动将真实的结果和预期的结果进行比较）。

下图是一个标准的HDL验证的流程。

自从测试文件可以用VHDL或者Verilog编写以来，测试验证流程就可以在平台和供应商的工具交叉进行。

同时，由于VHDL和Verilog都是标准的公用的语言，所以用VHDL或者是Verilog描述的验证可以很简单的被再使用。

图1. HDL验证流程测试文件构成：测试文件可以采用VHDL或者Verilog语言编写。

由于测试文件只是用来仿真的，他们就不被用于综合的RTL语言子集的语法所约束。

相反，所有行为结构都可以被使用。

这样，测试文件可以被写的更通用，更易于维护。

所有的测试文件都包含以下基本内容，如表1。

如上所属，测试文件经常同时包含附加功能，如结果的可视化显示和内建错误检测。