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CDSP硬件结构

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DSP硬件结构.ppt

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独立的DMA总线和控制器
有一组或多组独立的DMA总线， 与CPU的程序总线和数据总线并行工 作，在不影响CPU工作的条件下， DMA速度目前已达800 MBps(Millions Bytes/s )
DSP技术讲义，2010
1.0 TMS320C2000系列DSP
• TI公司的TMS320C2000系列DSP控制器，集成了flash存储器、 高速A/D和可靠的CAN模块，主要应用于数字化的控制。
DSP技术讲义，2010
3．在片外围电路(Peripherals on chip)
● 具有软件可编程等待状态发生器 ● 设有可编程分区转换逻辑电路 ● 带有内部振荡器或外部时钟源的片内锁相环（PLL）发 生器 ● 支持全双工操作的串行口，可进行8位或16位串行通信 ● 带4位预定标器的16位可编程定时器 ● 设有与主机通信的并行接口（HPI） ● 具有外部总线判断控制，以断开外部的数据总线、地 址总线和控制信号 ● 数据总线具有总线保持特性
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TMS320VC5402
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DSP芯片的基本结构和特征ppt课件

DSP芯片的基本结构和特征ppt课件
芯片内部的特殊结构紧密相关的
• 学习DSP芯片的结构和特征，对于深入理解
DSP芯片的操作过程，掌握DSP芯片的开发 和应用技术具有很重要的意义
二、基本结构
程序 存储器
程序地址 发生单元
数据 存储器
外部存储器 接口
数据总线
程序总线
数据地址 发生单元
指令缓存
DMA 处理器
定时器
时钟单元
等待状态 发生器
DSP芯片的基本结构和特征
1. 引言 2. 基本结构 3. 中央处理单元CPU 4. 总线结构和流水线 5. 片内存储器 6. 片内外设
7. TI定点DSP芯片 8. TI浮点DSP芯片 9. 其他DSP芯片简介 10.小结 11.习题与思考题
一、引 言
• 在DSP芯片操作中，许多特殊功能是与DSP
C20x
（ns） （字） （字） （字） 串口 串口
C203
25/35/50
-
544
-
1
1
C204
25/35/50
4K
544
-
1
1
C205
25/35/50
-
4.5K
-
1
1
F206
25/35/50
-
4.5K
32 K
1
1
F207
25/35/50
-
4.5K
32 K
2
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C209
35/50
4K
4.5K
-
-
-
七、TI定点DSP芯片
三、CPU
3.4 乘累加单元
CB15－CB0 DB15－DB0 PB15－PB0
40 累加器A

2-DSP的硬件结构

2-DSP的硬件结构

累加器 A
39-32 AG 保护位 39-32 BG 保护位
31-16 AH 高阶位 31-16 BH 高阶位
15-0 AL 低阶位 15-0 BL 低阶位
累加器 B
•累加器分为保护位（AG、BG）、高阶位（AH、BH） 和低阶位（AL、BL）三部分。 •使用STH、STL等指令，可将累加器的内容存放到数 据存储器中。右移时，AG和BG中各数据位分别移至 AH和BH；左移时，AL和BL中各数据分别移至AH和 BH，而AL和BL的低位添0。 •注意：由于移位操作是在移位寄存器中进行，所以操 作后累加器中的内容保持不变。
流水操作（pipeline）
第一条指令取数时，第二条指令译码，第 三条指令取指，依次类推。
取指 译码 取指 取数 译码 取指 执行 取数 译码 取指 执行 取数 译码 执行 取数 执行
流水线操作
在C54x的流水线中，一条指令分为以 下6个阶段： 在T1机器周期内CPU将PC中的内 预取指 容加载到程序地址总线PAB，找到指
都有算术逻辑单元（32bit、40bit） 都有累加器ACC（一个32bit、两个40bit ） 都有乘法器（16×16bit、17×17bit） 都有移位器（乘积定标、桶形） C24x有辅助寄存器及其算术单元ARAU （用来产生数据存储器的地址）；C54x有 比较、选择和存储单元CSSU（完成累加 器高低字节间的最大值比较、选择累加器 中较大的字、存储在数据存储器中） C54x还有指数编码器、CPU状态和控制寄 存器
三、专门的硬件乘法器和乘加指令MAC
在数字信号处理的算法中，乘法和累加是 基本的大量运算，占用绝大部分的处理时 间。例如，数字滤波，卷积，相关，向量 和矩阵运算中，有大量的乘和累加运算。 PC机计算乘法需多个周期用软件实现，而 DSP设置了硬件乘法器以及乘加指MAC， 在单周期内取两个操作数一次完成。

DSP 第2章TMS320C54XDSP硬件结构

DSP 第2章TMS320C54XDSP硬件结构

《DSP技术与应用》学时：32（含8学时实验）第2章TMS320C54XDSP硬件结构本 章 内 容1、TMS32054XDSP结构特点2、TMS32054XDSP结构框图3、TMS32054XDSP总线结构4、TMS32054XDSP存储器结构5、TMS32054XDSP处理器结构6、TMS32054XDSP片上外设7、TMS32054XDSP芯片引脚8、TMS32054XDSP复位操作结构特点TMS32054XDSP结构特点• 10-25ns的指令周期(40-100MIPS)----高效快速• 192K×16位的(最小)可寻址存储空间----哈佛结构• 4组内部总线及双地址生成单元----多总线结构• 2—6级的并行流水线操作----流水线结构• 两个40位累加器ACCA、ACCB• 40位算术逻辑单元(ALU)，包括一个40位的桶型移位寄存器• 17×17位硬件乘法器，允许16位带符号或不带符号的乘法• 8个辅助寄存器及一个堆栈• 1.8V,2.5V,3.3V低功耗节电模式,宜于电池供电应用• 丰富的片内外设，包括串、并接口，软件可编程定时器、等待状态发生器及可配置PLL的时钟发生器所有’C54x片内部都含有数据存储器和程序存储器,但不同型号芯片的RAM和ROM容量及驻留区域是不相同的64K程序存储空间64K程序存储空间64K数据存储空间两个控制位可通过PMST寄存器软件设置，其状态对VC5402DSP程序存储空间配置的影响见下表MP/MC OVLY程序存储空间配置1064K的程序存储空间全部定义为外部程序存储器，需片外寻址11007FH—3FFFH（约16K字）DARAM可定义为片内程序存储器；4000H—FFFFH（48K字）定义为外部程序存储器，需片外寻址000000H—EFFFH（60K字）定义为外部程序存储器，需片外寻址；F000H—FFFFH（4K字）定义为片内程序存储器（2K字保留）01007FH—3FFFH（约16K字）DARAM可定义为片内程序存储器；4000H—EFFFH（44K字）定义为外部程序存储器，需片外寻址；F000H—FFFFH（4K字）定义为片内存储器(2K保留)VC5402DSP片内含有16k字的DARAM，驻留在数据存储空间的0000H—3FFFH区间内，可片内寻址。

DSP 第二章 TMS320C54x硬件结构与工作原理—CPU

DSP 第二章 TMS320C54x硬件结构与工作原理—CPU
什么是双16位算术运
算
2013年8月11日 DSP技术与应用基础
输 出 为 40 位 ， 被 送 往 累加器A 或B
9
2013年8月11日
DSP技术与应用基础
10
ALU的输入：ALU有两个输入端，X输入端的数据来源于 移位寄存器的输出（32位或16位数据存储器操作数以及累加 器中的数值，经移位寄存器移位后输出）或来自数据总线DB 的数据存储器操作数。 Y输入端的数据来源于累加器A中的数据，或累加器B中 的数据，或来自数据总线CB的数据存储器操作数，或来自T寄 存器中的数据。
2013年8月11日
DSP技术与应用基础
28
要 点
结构 功能 什么是舍入处理 数据流向

2013年8月11日
DSP技术与应用基础
29
要 点
结构 功能 什么是舍入处理 数据流向

输入端 XM来自T寄存 器、累加器A的位 32~16、以及DB总线； 输入端YM来自累加器 A的位32~16、由DB总 线和CB总线以及由PB 总线。 输出加到加法器的输入 端XA，累加器A或B则 是加法器的另一个输入。 最后结果送往目的累加 器A或B。

6 7
ST0 ST1
要 点
1D
PMST
ST0和ST1中包含有各种工作条件和工 作方式的状态；PMST中包含存储器的 设置状态及其它控制信息
2013年8月11日 DSP技术与应用基础
ห้องสมุดไป่ตู้
O页存储器
36
（1）状态寄存器0（ST0）
15～ 13
ARP
12
TC
11
C
10
9
8～ 0
DP

TMS320C54xTMDSP硬件结构

TMS320C54xTMDSP硬件结构

5K 28K 64K/64K 2
3.3
T M S320C542# -40
10K 2K 64K /64K 2!*
5
T M S320LC542# -40
10K
2K 64K /64K 2!*
3.3
T M S320LC543# -40
10K
2K 64K /64K 2!*
3.3
T M S320LC543# -50
10K
2K 64K /64K 2!*
3.3
T M S320LC545A -50
6K 48K 64K/64K 2!
3.3
T M S320LC545A -66
6K 48K 64K/64K 2!
3.3
T M S320LC546A -50
6K 48K 64K/64K 2!
3.3
T M S320LC546A -66
32K
TM S320UVC5409-30 32K TM S320VC5410-100 64K
TM S320VC5410-120 64K
TM S320VC5416-160 128K 200/
TM S320VC5420/21-200 256K
TM S320VC5441-532 640K
16K 64K/8M 3!*
指令 周 期 M IPS
5
-
1 PLL
25
40
3.3
-
1 SW /PLL 15
66
5
HPI 1 PLL
25
40
3.3
HPI 1 PLL
25 40
3.3
-
1 PLL
25
40
3.3
HPI 1 PLL

《DSP的硬件结构》课件


背板总线架构
背板总线将DSP模块连接起来， 组成一个大型系统
DSP系统外设接口
1
视频接口
2
提供各种视频输入和输出
3
串口
用于连接其他设备，方便数据传输
PCIE接口
用于DSP与主机之间的数据传输
存储器管理单元
1 用途
控制内存和I/O 存储器的 访问速度和方式，优化存 储器的使用和管理
2 主要功能
为指令和数据提供地址映 射和文件管理
低功耗
DSP设计更加贴合功耗优化的要求，使得DSP的 功耗是相对较低的
高速缓存
尽量减少对外存的访问，改用内存缓存，提高效 率
精度和动态范围高
DSP在数字信号处理中，对精度和动态范围的要 求都很高，需要满足高标准的数字信号处理需求
DSP的数据通路结构
数据通路的基本结构
用于协调指令和数据在DSP内部 的传输和处理
3 工作原理
根据外部访问请求，从具 体的处理器单元中选择一 个空闲存储器，然后对存 储器进行操作
DMA控制器和中断控制器
控制器功能 DMA控制器 中断控制器
控制器作用 实现高速数据传输和处理 负责处理来自外设和系统的中断事件
DSP芯片的能耗和功率管理
核心器件
用于减少DSP的功耗
电源管理
通过设置电源管理机制，使 插入的设备自动进入暂停模 式以节约电力
SIMD和VLIW架构
SIMD (单指令流多数据流)
操作一个指令并处理多组数据，广泛用于数字信号处理和图像处理
VLIW (超长指令字)
指令宽度比较大，多种指令同时运行，常用于高性能计算
DSP指令集的特点
1 并行性
2 低功耗

DSP课件第2章硬件结构


5、电源
采用高性能静态CMOS技术，供电电压为3.3V。 可用IDLE指令进入低功耗模式。
6、在片仿真接口
具有符合IEEEll49.1标准的在片仿真接口（JTAG）。
7、速度
单周期定点指令的执行时间为50ns、35ns或25ns(20MIPS，28.5MIPS， 或40MIPS)。
2.2 TMS320LF240x的总线结构
INTM：中断模式位
用来允许（INTM=0）或禁止（INTM=1）所有的可屏蔽中断。用 SETC OVM或CLRC OVM可将该位置1或清0。LST指令不影响OVM位。
DP：数据页面指针
当使用直接寻址方式时，DP存放存储器的数据页，DP与指令代 码的最低7位构成16位存储器地址。
数据存储器地址
SARAM的地址可以用于数据存储器和程序存储器。可通过软件配置 为外部存储器或内部SARAM。
SARAM在一个机器周期内只能访问一次。当CPU要求多次访问时， SARAM会向CPU提供一个未准备好的信号，然后在每个周期内执行一次 访问。
闪速存储器（Flash） 是电可擦除的、可编程的、可长期保存数据的存储器。
CPU的基本组成包括： 32位中央算术逻辑运算单元（CALU）； 32位累加器（ACC）；输入与输出数据比例移位器； 16位×16位的乘 法器（MUL）以及乘积比例移位器。
CPU功能结构图
2、输入比例部分
功能：将来自存储器的16位数据左移0~16位送往中央算术逻辑单元 （CALU）。
移位方法：左移后有使用的低位LSB填0，高位MSB填0或用符号 扩展，取决于状态寄存器ST1的符号扩展模式位SXM（D10）。 SXM=0 填0 SXM=1 符号扩展
中央算术逻辑单元

第2章TMS320C54xDSP硬件结构详解

加法器还包括零检测器、舍入器（二进制补码） 及溢出/饱和逻辑电路。
图2-6 乘法器/加法器单元功能框图
4．比较、选择和存储单元（CSSU）
比 较 、 选 择 和 存 储 单 元 （ CSSU） 是 专 门 为 Viterbi算法设计的加法/比较/选择（ACS）操作 的硬件单元，其功能框图如图2-7所示。
返回本节
图2-1 TMS320C54x DSP的内部硬件组成框图2
2.2 TMS320C54x的总线结构
TMS320C54x DSP采用先进的哈佛结构并具有八 组总线，其独立的程序总线和数据总线允许同时 读取指令和操作数，实现高度的并行操作。
采用各自分开的数据总线分别用于读数据和写数 据，允许CPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许CPU同时访问程序指令和数据。
程 序 空 间 ：页 0
0000H
007FH 0 0 8 0H
3 FFFH 4000H
保 留 （ O V L Y= 1） 外 部 （ O V L Y= 0 ）
片 内DRAM： 16K
（ O V L Y= 1） 外 部 （ O V L Y= 0 ）
片外
FF7 FH FF80H
FFFFH
中断矢量 （ 外部）
1．通用I/O引脚 2．定时器 3．时钟发生器 4．主机接口（HPI） 5．串行口 6．软件可编程等待状态发生器 7．可编程分区转换逻辑
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2.6 硬件复位操作
复位期间，处理器进行以下操作： PMST中的中断向量指针IPTR设置成1FFH。 PMST中的MP/位设置成与引脚MP/状态相同的值。 PC设置为FF80H。 扩展程序计数器XPC清0。 无论MP/状态如何，将FF80H加到地址总线。

DSP硬件结构.ppt


二、流水线
CLK OUT1
取指 译码 执行
N N－1 N－2
N＋1 N
N－1
N＋2 N＋1
N
图、 三级流水线操作
用PC中内容 加载PAB
用PB的内 容加载IR 对IR的内容 译码
读数据1，加载DB 读数据2，加载CB 如果需要，将数据3
写地址加载EAB
P取预指 F取指
用读取 到的指令 加载PB
累加器B
39-32
AG
保护位
31-16
AH
高阶位
15-0
AL
低阶位
累加器A和B的差别仅在于累加器A的31-16位可以用 作乘法器的一个输入
DB15-DB0
40
A
16
CB15-CB0
B
40 B A D C 16
MUX
TC(test bit) ALU
CSSU
Sign control
SXM
Barrel shifter (-16~31)
Legend:
A Accumulator A
B Accumulator B
C
CB data bus
D
DB data bus
T
T register
图、桶形移位器的功能框图
CB15-CB0
DB15-DB0
PB15-PB0 17
T
T
D A P AD C
X MUX
Y MUX
Sign ctr
Sign ctr
第二章 TMS320C45x DSP硬件结构
控制界面
系统控制
PAB PB CAB CB DAB DB EAB EB
乘法器 加法器
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2019/1/12 DSP技术及其应用 13
ALU框图：
2019/1/12
DSP技术及其应用
14
2. 累加器：


累加器ACCA和ACCB存放从ALU或乘法器/加法器单元 输出的数据，累加器也能输出到ALU或乘法器/加法器中。 执行MIN和MAX指令或并行指令LD||MAC时，一个累加 器加载数据，另一个完成运算 保护位作为计算时的头区(Head margin),用作数据位余量， 以防止自相关等迭代运算时溢出 A和B不同之处:A的高16位可作为乘/加单元的一个输入


2019/1/12
DSP技术及其应用
16
3. 桶形移位器
2019/1/12
DSP技术及其应用
17
4. 辅助寄存器算术单元
‘C54x通过使用两个辅助寄存器算术单元（ARAU0 和ARAU1），每周期能产生两个数据存储器地址。 PB总线能把存储在程序空间的数据操作数（如系数表） 传送到乘法器和加法器中进行乘/累加运算，或者在数 据移动指令（MVPD和READA）中传送到数据空间。 这种能力再加上双操作数读的特性，支持单周期3操作 数指令的执行，如FIRS指令。 ‘C54x还有一组寻址片内外设的片内双向总线，通过 CPU接口中的总线交换器与DB和EB 相连接。对这组 总线的访问，需要两个或更多的机器周期来进行读和 写，具体所需周期数由片内外设的结构决定。
2019/1/12
DSP技术及其应用
15
3. 桶形移位器

40位的桶形移位器是对一些操作进行定标和标准化 ‘C54x的桶形移位器有一个与累加器或数据存储器 （CB，DB）相连接的40-bit输入，和一个与ALU或 数据存储器（EB）相连接的40-bit输出。 桶形移位器能把输入的数据进行0到31bits的左移和0 到16bits的右移。 所移的位数由ST1中的移位数域（ASM）或被指定作 为移位数寄存器的暂存器（TREG）决定。
201Байду номын сангаас/1/12
DSP技术及其应用
1
移动电话芯片组的结构模式为 "DSP＋CPU＋ 多频(GSM和 CDMA 等)RF前端
2019/1/12
DSP技术及其应用
2
在欧洲的GSM制式的数字移动电话手机中，其基带处 理采用了以DSP为核心的CDSP专用芯片(包括DSP和模 拟处理)。 国内的研发者也用C54芯片完成了语音编解码和信道编 解码的功能，并把它们用于CDMA(IS-95)制式中。 DSP在数字移动通信中的应用，主要是进行数字基带信 号处理， 包括： 1. 信源编码和解码(语音编解码) 2. 信道编解码：卷积编码、块交织、维特比译码等 3. 调制解调：QDPSK，GMSK，BPSK/QPSK等 4. 其它：均衡、误差校正、加解密、校验等。
4
一. TMS32OC54X的主要特性
CPU
•
•
• • • •
多总线结构（1条程序总线、3条数据总线和4条地址 总线) 40位ALU，包括一个40位桶形移位寄存器和2个独立 的40位累加器； 17×17位的并行乘法器 比较、选择、存储单元（CSSU) 指数编码器 双地址生成器
2019/1/12
DSP技术及其应用
2019/1/12 DSP技术及其应用 12
1. ‘C54x的算术逻辑单元（ALU）： ‘C54x/’LC54x使用40-bit的算术逻辑单元（ALU） 和两个40-bit的累加器（ACCA和ACCB）来完成二进 制补码的算术运算。同时ALU也能完成布尔运算。 ALU可使用以下输入：



2019/1/12 DSP技术及其应用
3
2.1 ’ C54x DSP的主要特点
采用修正哈佛结构，片内共有8条总线； 高度并行和带有专用硬件逻辑硬件设计；
高度专业化的指令系统；
模块化结构设计； 先进的IC工艺； 功耗低、抗核辐射能力的静电设计方法。
2019/1/12
DSP技术及其应用
5
存储器

192K可寻址存储空间 片内ROM，可配置为程序/数据存储器 片内双RAM（DARAM) 片内单寻址RAM(SARAM)
C54X中的DARAM分成若干块，CPU可在一个机器周期 内对其寻址两次。
2019/1/12
DSP技术及其应用
6
指令系统
单周期重复和块指令重复 块存储器传送指令

16-bit的立即即数 从数据存储器读出的 16-bit字 暂存器T中的16-bit值 从数据存储器读出的两个16-bit字 从数据存储器读出的一个32-bit字 从其中一个累加器输出的40-bit值
ALU能起两个16-bit ALUs的作用，且在状态寄存器 ST1中的C16位置1时，可同时完成两个16-bit运算
32未长操作数指令
同时读入2或3个操作数 能并行存储和并行加载的算术指令 条件存储指令 从中断快速返回
2019/1/12
DSP技术及其应用
7
片内外设（片内外围电路）
On-Chip Peripherals
片内外设是集成在芯片内部的与外部设备进行信息交 换的功能模块，一般包含I/O,A/D，串行通信等功能 模块 软件可编程等待状态发生器 可编程分区转换逻辑电路 时钟发生器 全双工串口、时分多路串口、缓冲串口 8位并行接口（HPI) 总线保持器、外部总线关断控制
2019/1/12
DSP技术及其应用
18
辅 助 寄 存 器 算 术 单 元
2019/1/12 DSP技术及其应用 19
5. 乘法器/加法器单元

乘法器/加法器与一个40-bit的累加器在一个单指令周期里完成 17x17-bit的二进制补码运算。乘法器/加法器单元由以下部分组成： 乘法器，加法器，带符号/无符号输入控制，小数控制，零检测器， 舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。

2019/1/12 DSP技术及其应用 8
TMS320C542功 能框图
2019/1/12
DSP技术及其应用
9
TMS320C54X的内部硬件组成框图
2019/1/12
DSP技术及其应用
10
各种读/写访问总线使用一览表
2019/1/12
DSP技术及其应用
11
2.2 中央处理单元
对所用的C54X器件，中央处理单元（CPU)是通 用的。基本组成如下： 40位的算术逻辑单元（ALU) 2个40位的累加器 移位－16～30位的桶形移位器 比较、选择和存储单元（CSSU) 指数编码器 CPU状态和控制寄存器