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EDA技术实用教程第4版VHDL课件第4章

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VHDL程序设计教程 第4章 VHDL 语法基础

VHDL程序设计教程 第4章 VHDL 语法基础

'0'WHEN a='1'AND b='1'ELSE
'0';
END data_flow;
2020/7/3
山东大学 曾繁泰
14
3. 选择信号代入语句
选择信号代入语句的格式为：
WITH 表达式 SELECT 信号名＜＝ [transport | [reject 时间表达式] inertial] 表达式1 WHEN 选择条件1，
PORT (sel:IN Bit_vector(0 TO 1);
C: out Bit);
END ENTITY xor_gate;
ARCHITECTURE data_flow OF xor_gate IS
BEGIN
WITH sel SELECT --选择信号代入语句
C <='0' WHEN "00" | "11",
进程,函数说明 定义变量
VARIABLE E,F： STD_ULOGIC;
2020/7/3
设计芯片的数据信息流动层次
山东大学 曾繁泰 6
4.2.1 变量赋值语句
变量赋值语句用于对已经声明过的变量进行赋值或更新， 是无延迟的数据传递语句。变量赋值语句是顺序执行的语 句，可以用于进程，函数和过程语句中。变量赋值语句有3 种：基本变量赋值语句、条件变量赋值语句和选择变量赋 值语句。
IF语句可用于选择器、比较器、编码器、译码器和状态机设计。 IF语句根据指定条件来确定语句执行顺序，共有一下3种类型。 1．用于门闩控制的IF语句 2. 用于二选一控制的IF语句 3. 用于多选控制的IF语句
2020/7/3
山东大学 曾繁泰

EDA技术及应用 Verilog HDL版(第四版)第4章 常用EDA工具软件操作指南(20170820)

EDA技术及应用 Verilog HDL版(第四版)第4章 常用EDA工具软件操作指南(20170820)

1．硬件配置的选择 EDA软件随着功能越来越多，性能越来越好，相应地对计算 机的硬件配置越来越高，包括硬盘容量、内存容量、显示器、通 讯接口、操作系统等。如果安装软件的计算机硬件配置低于软件 安装于运行的最低要求，就会使系统无法完成安装或无法正常运 行。因此在安装计算机软件前，先要阅读有关说明，应满足系统 安装与运行的最低配置要求。 虽然现在计算机有包括USB接口在内的很多通讯接口方式， 但是很多EDA实验开发系统仍然需要计算机的并行打印机接口进 行编程下载，因此为了自己的使用方便，购买计算机时选择含并 行打印机接口的主板是必需的。 2．按说明进行安装 有关EDA软件的安装方法一般在readme文件中。根据说明运 行安装程序，并依照提示进行安装过程中的各种选择，最后完成 软件的程序安装。
3．授权文件的准备 EDA软件的授权，除了传统的软件序列号进行授权外，更多 的是采用授权文件的形式进行合法使用，因此EDA软件购买时请 索取授权文件，或通过网络获取授权。
对于EDA软件的网络版或浮动授权，必须根据需要修改授权 文件中的有关参数。例如安装Quartus Ⅱ网络版时，需要先进行 网络版授权文件的修改，修改方法就是将license.dat以文本方式打 开，再把文件中的【HOSTID=xxxxxxxxxxxx】的主机网卡物理地
4.1 常用EDA工具软件安装指南
常用的EDA工具软件有很多种，不同的软件有不同的安 装方法（具体安装方法一般在readme文件中有说明）。为了 节约篇幅，本章在后续的有关EDA工具软件操作指南中不具 体讲解各种EDA工具软件的安装方法，只在本节概括地阐述 常用EDA软件安装要点。常用EDA软件的安装要点包括以 下几个方面：（1）硬件配置的选择；（2）按说明进行安装 ；（3）授权文件的准备；（4）软件授权的设置；（5）环 境变量的修改；（6）驱动程序的安装。

EDA技术及应用 第四章 VHDL设计初步PPT课件

EDA技术及应用 第四章 VHDL设计初步PPT课件
3
4.1 多路选择器的VHDL描述
1. 2选1多路选择器的示意图和真值表
a 0y b1
s
当s=0时，y=a 当s=1时，y=b
absy ax0a xb1b
4
4.1 多路选择器的VHDL描述
2. 2选1多路选择器实现－原理图形输入法
01
10
a0
yy==ab
01
0b
5
4.1 多路选择器的VHDL描述
yasbs
19
4.1 多路选择器的VHDL描述
6. 各种表达式的比较---条件赋值表达式
y <= a WHEN s1=‘0’ ELSE b;
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式 ;
20
4.1 多路选择器的VHDL描述
14
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考1：画出真值表
abcy
xx11
0 x 0 _0
1b0b 15
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
思考2：使用原理图方式实现上式功能
16
_ 4.1 多路选择器的VHDL描述 4. 思考 y = ab + c
描述结构体的关键词。
功能描述语句：并行语句，顺序语句
并行语句：WHEN_ELSE，逻辑操作赋值
顺序语句：IF_THEN_ELSE
13
4.1 多路选择器的VHDL描述
3. 相关语句结构和语法－文件名称 文件名称建议和实体名称相同 使用VHDL语句编写：后缀是.vhd 使用Verilog HDL语句编写：后缀是.v 使用原理图输入设计：后缀是.gdf

第4章 应用VHDL语言方法设计八位二进制加法器 《EDA技术》PPT 教学课件

第4章 应用VHDL语言方法设计八位二进制加法器 《EDA技术》PPT 教学课件
五、检查
对所设计的八位二进制加法器的各个底层模块和顶层模块进行编译 仿真，以验证所设计电路否符合设计的要求。
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§2 完成工作任务的引导
六、评估
应用第一种方案设计八位二进制加法器在编译后，可以看到它的 延时情况，如图4-1所示。
第一种设计方案占用资源的情况如图4-2所示。 应用第一种方案设计八位二进制加法器在编译后，可以看到它的 延时情况，如图4-3所示。 第一种设计方案占用资源的情况如图4-4所示。 所以，无论从输出信号对输入信号的延迟时间或占用资源的情况 来看，第一种方案性能都好一些。
返回
§4.2 完成工作任务的引导
第三种方案在设计上不是很简单，但性能好，在加法器的位数比 较大时应采用此法。可在学习第5章时再做练习。
四、实施
在应用第一种方案设计时，请参考下一节例4.1或例4.2。先设计 底层模块全加器，再在顶层文件中调用全加器元件，构成八位二进制 加法器。在应用第一种方案设计时，请参考下一节例4.3。
上一页 下一页
§4.3 相关技术基础知识与基本技能
对于弹出的选择其他EDA工具的对话框，由于我们使用 Quartus且的集成环境进行开发，因此不需做任何改动。单击Next 按钮进入如图4-11所示工程的信息总概对话框。
在图4-11中单击Finish按钮就建立了一个空的工程项目。 2.建立VHDL文件
如图4-12所示，执行File=>New命令，弹出如图4-13所示的 新建文件对话框。
在新建文件对话框中选择“VHDL File”，单击OK按钮即建立一 个空的文件。执行File=>SaVe as命令，把它另存为文件名是 fulladd 的 VHDL文件，文件后缀为.vhd。
上一页 下一页

EDA技术实用教程第四章深入学习VHDL精品PPT课件

EDA技术实用教程第四章深入学习VHDL精品PPT课件
时序逻辑Sequential Logic
– 输出是输入和电路原状态共同决定的函数 – 包含寄存器
• 如状态机. State Machine，计数器 Counters, • 移位寄存器Shift Register， 控制器Controllers
输出取决于 输入和现态
Register is used to hold the previous value
2020/10/112020/10/11 P.3
学习 VHDL 要学习
组合逻辑 Combinatorial Logic 时序逻辑 Sequential Logic
并行语句 Concurrent Statement 顺序语句 Process Statement
2020/10/112020/10/11 P.4
q1 <= d1;
end if;
end process;
end test1_body;
2020/10/112020/10/11 P.1
两个PROCESS并发执行
2020/10/112020/10/11 P.1
How to ... ?
组合逻辑Combinational Logic能被下面语句实现
begin
if (clk’event and clk = ‘1’) then
q1 <= d1; end if; end process;
在PROCESS中 代码顺序执行
Process (clk, d2)
begin
if (clk’event and clk= ‘1’) then
q2 <= d2;
end if;
end process;
end test1_body;

EDA课件4

EDA课件4

信号与变量的区别(1)
architecture rtl of start is signal count : integer range 0 to 7; begin process(clk) begin if (clk'event and clk='1') then count <= count + 1; if(count=0) then carryout <= '1'; else carryout <= '0'; end if; end if; end process; end rtl; architecture rtl of start is begin process(clk) variable count : integer range 0 to 7; begin if (clk'event and clk='1') then count := count + 1; if(count=0) then carryout <= '1'; else carryout <= '0'; end if; end if; end process; end rtl;
该语句定义了一个名为“data”的整数常数，并且赋来自初值50。2．变量 ．
只能在Process、Function和Procedure中定义，并只在其内部 有效。它是一个局部量，在仿真过程中执行到变量赋值语句后， 变量被即时赋值。临时数据，没有物理意义。 变量说明语句的一般格式如下： VARIABLE变量名：数据类型:=初值表达式； 如：“VARIABLE t，m：INTEGER ; ”语句表示定义了两个名为t和

EDA技术和VHDL设计第4章 VHDL语言要素.ppt


10#235#
(十进制数表示，等于235)
2#1110_1011#
(二进制数表示，等于235)
8#353#
(八进制数表示，等于235)
16#EB#
(十六进制数表示，等于235)
16#E#E1
(十六进制数表示，等于16#E0#，等于
2#11100000#，等于224)
16#F.01#E2
(十六进制数表示，等于16#F01#，等于3841.00)
Data_ _bus Copper_ _ Return tx_clk
--非法标识符，不能含有多个下划线 --非法标识符，不能以下划线结束 --非法标识符，关键字不能用作标识符 --合法标识符
11
第4章 VHDL语言要素 VHDL93标准还支持扩展标识符，以反斜杠来界定，免
去了87标准中基本标识符的一些限制，如：可以以数字打头， 允许包含图形符号，允许使用VHDL保留字，区分字母大小 写等。扩展标识符举例：\entity\、\2chip\、\EDA\、\eda\、 \aa\\bb\。但目前仍有较多VHDL工具不支持扩展标识符，所 以本书仍以87标准为准。由于VHDL语言不区分大小写，在 书写时一定要养成良好的书写习惯。一般而言，应用关键词 时应大写，自行定义的标识符应小写。
2
第4章 VHDL语言要素 其中，数字间的下划线仅仅是为了提高文字的可读性，相当 于一个空的间隔符，没有其他意义，也不影响文字本身的数 值。 (2) 实数(Real)。实数也是十进制的数，但必须带有小数 点。它类似于数学上的实数，或称浮点数，表示范围是 1.0E38～1.0E38。实数的表达方式举例： 0.0，123.45，6.0，78.99E - 2( = 0.7899)， 12_345.678_999(=12345.678999)

第4章-VHDL基础PPT课件


PORT(a,b_LOGIC);
实体部分
END and2;
ARCHITECTURE and2x OF and2 IS
BEGIN
y<=a AND b;
结构体部分
END and2x;
4
2库（LIBRARY）
➢ 库是用来放置可编译的设计单元的地方，通过其目录可查询 和调用。 VHDL中的库大致可归纳为5种：IEEE库、STD库、 ASIC矢量库、WORK库和用户定义库。
6
库和程序包的语法：
library <设计库名>; use < 设计库名>.<程序包名>.all ;
一般VHDL代码中库和程序包的调用语句：
library ieee ; use ieee.std_logic_1164.all ;
--最常用
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all；
END add4;
由实体说明画出四位加法器add4的电路图如下所示。
a[3..0]
Sum[3..0]
b[3..0]
Ci
add4
Co
11
4. 结构体
结构体主要是描述实体的硬件结构、元件之间的 互连关系、实体所完成的逻辑功能以及数据的传输变 换等方面的内容。
结构体的语句格式：
architecture arch_name of e_name is [说明语句]
2
实体
（Entity）
一个完整的 VHDL程序
结构体
（Architecture）
配置
（Configuration）
包集合

EDA技术与数字系统设计第4章 VHDL语言基础幻灯片PPT


第4章 VHDL语言基础
ARCHITECTURE choice OF mux41 IS
--结构体说明
SIGNAL able：STD_LOGIC_VECTOR(1 DOWNTO 0)；
BEGIN
able<=sel；
PROCESS(able) --进程
BEGIN
CASE able IS
WHEN "00"=> p<=a；
第4章 VHDL语言基础
4.1 VHDL 概 述
4.1.1 VHDL语言的起源 VHDL语言起源于1983年，1986年IEEE标准化组织开始工
作，讨论VHDL语言标准。1987年12月IEEE接受VHDL为 标准HDL，这就是IEEE Std.l076-1987(LRM87)。1993年 IEEE对VHDL重新修订，增加了一些功能，公布了新的 标准版本IEEE Std.1076-1993 (LRM93)。
实 体 (E N T IT Y ) 结 构 体 (A R C H IT E C T U R E )
进 程 (P R O C E S S ) 或其他结构
配 置 (C O N F IG U R A T IO N )
图4.1 VHDL程序的基本结构示意图
第4章 VHDL语言基础
从例4.1的描述可以看出，一个最基本的VHDL程序由三部 分组成：库说明(LIBRARY)、实体说明(ENTITY)和结构 体说明(ARCHITECTURE)，其它的结构层次可根据需要 选用。一个程序只能有一个实体，但可以有多个结构 体。
并且可以并入设计库。其功能是对设计实体与外部电路 进行接口描述，例如它可以对一个门电路、一个芯片、 一块电路板乃至整个系统进行接口描述。

EDA技术实用教程精品PPT课件

VerilogHDL与VHDL最常用
VerilogHDL与VHDL的比较
• VHDL来源于古老的Ada语言，VerilogHDL来源于 C语言，VerilogHDL受到一线工作的工程师的青 睐。
• 90%以上的公司采用verilogHDL进行IC设计， ASIC设计必须学习VerilogHDL,VerilogHDL在工 业界通用些，VHDL在大学教学中使用较多
自项向下的设计方法
• 设计说明书 • 行为模型 • 行为仿真 • RTL级建模 • 前端功能仿真 • 逻辑综合 • 测试向量生成 • 功能仿真 • 结构综合 • 门级时序仿真 • 硬件测试
“自顶向下”和“自下向顶”互 为补充
• 原先是采用“自下向顶”的设计方法 • 现在流行“自顶向下”的设计方法 • 两种方法各有利和弊，只强调“自顶向下”
运算步
寄存器传输级（RTL） 时钟周期
逻辑门级（Logic） 延时
门（电路）级（Gate）物理时间
物理级（版图级） （Layout）
几何图形
基本单位
电路的功能（行为） 描述
进程及通信
自然语言描述或ห้องสมุดไป่ตู้互 通信的进程
运算的控制
行为有限状态机、数 据流图、控制流图
寄存器、计数器、多 布尔方程、二元决策 路选择器、算术逻辑 图、有限状态机 单元
• 从算法表示转换到寄存器传输级，即行为 综合
• 从RTL级表示转换到逻辑门的表示，即逻辑 综合
• 从逻辑门表示转换为版图表示，即版图综 合或结构综合
综合与编译的比较
• 编译过程基本属于一种一一对应式的，机 械转换式的“翻译”行为
• 综合具有明显的能动性和创造性，根据设 计库、工艺库以及预先设置的各类约束条 件，选择最优的方式完成电路结构的设计。 对于相同的VHDL表述，综合器可以用不同 的电路结构实现相同的功能。
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4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11 Chip Planner应用
4.11.2 Chip Planner功能说明
4.11 Chip Planner应用
4.11.2 Chip Planner功能说明
⑴ 打开并建立新工程管理窗口
4.1 基本设计流程
4.1.2 创建工程
⑵ 将设计文件加入工程中
4.1 基本设计流程
4.1.2 创建工程
⑶ 选择目标芯片
4.1 基本设计流程
4.1.2 创建工程
⑷ 工具设置
⑸ 结束设置
4.1 基本设计流程
4.1.3 编译前设置
⑴ 选择FPGA目标芯片 ⑵ 选择配置器件的工作方式
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑹ 总线数据格式设置和参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑺ 仿真器参数设置
4.1 基本设计流程
4.1.5 时序仿真
⑻ 启动仿真器 ⑼ 观察仿真结果
习
题
4-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码 器。 4-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是 BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数 A，输出用S表示。 4-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意 为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 4-9 基于原理图输入方式，用D触发器构成按循环码(000->001->011->111->101>100->000)规律工作的六进制同步计数器。 4-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。 如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 4-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求 在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的 74163，试完成同样的设计。 4-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一 个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 4-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码 权重。
4.5.1 层次化设计流程
2. 建立原理图文件工程和仿真
4.5 原理图输入设计方法
4.5.1 层次化设计流程
2. 建立原理图文件工程和仿真
4.5 原理图输入设计方法
4.5.1 层次化设计流程
3. 将设计项目设置成可调用的元件
4.5 原理图输入设计方法
4.5.1 层次化设计流程
4. 设计全加器顶层文件
4.1 基本设计Βιβλιοθήκη 程4.1.6 应用RTL电路图观察器
4.2 引脚设置与硬件验证
4.2.1 引脚锁定
4.2 引脚设置与硬件验证
4.2.1 引脚锁定
4.2 引脚设置与硬件验证
4.2.1 引脚锁定
4.2 引脚设置与硬件验证
4.2.1 引脚锁定
4.2 引脚设置与硬件验证
4.2.2 编译文件下载
EDA技术实用教程
第4章 Quartus II应用向导
4.1 基本设计流程
4.1.1 建立工作库文件夹和编辑设计文件
⑴ 新建一个文件夹
⑵ 输入源程序
⑶ 文件存盘
4.1 基本设计流程
4.1.1 建立工作库文件夹和编辑设计文件
⑴ 新建一个文件夹
⑵ 输入源程序
⑶ 文件存盘
4.1 基本设计流程
4.1.2 创建工程
4.5 原理图输入设计方法
4.5.1 层次化设计流程
4. 设计全加器顶层文件
4.5 原理图输入设计方法
4.5.1 层次化设计流程
4. 设计全加器顶层文件
4.5 原理图输入设计方法
4.5.1 层次化设计流程
5. 将设计项目进行时序仿真
4.5 原理图输入设计方法
4.5.2 应用宏模块的多层次原理图设计
4.2 引脚设置与硬件验证
4.2.2 编译文件下载
4.2 引脚设置与硬件验证
4.2.2 编译文件下载
4.2 引脚设置与硬件验证
4.2.3 AS模式编程
4.2.4 JTAG间接模式编程配置器件
1. 将SOF文件转化为JTAG间接配置文件
4.2 引脚设置与硬件验证
4.2 引脚设置与硬件验证
4.2 引脚设置与硬件验证
4.1 基本设计流程
4.1.5 时序仿真
⑷ 将工程CNT10的端口信号节点选入波形编辑器中
4.1 基本设计流程
4.1.5 时序仿真
⑷ 将工程CNT10的端口信号节点选入波形编辑器中
4.1 基本设计流程
4.1.5 时序仿真
⑸ 编辑输入波形(输入激励信号)
4.1 基本设计流程
4.1.5 时序仿真
1. 计数器设计 (1) 设计电路原理图 (2) 建立工程
4.5 原理图输入设计方法
(2)建立工程
4.5 原理图输入设计方法
(3) 系统仿真
(4) 生成元件符号
4.5 原理图输入设计方法
2. 频率计主结构电路设计
4.5 原理图输入设计方法
4.5.2 应用宏模块的多层次原理图设计
2. 频率计主结构电路设计
实验与设计
4-1 设计含异步清零和同步加载与时钟使能的计数器
(1) 实验目的： (2) 实验原理： (3) 实验内容1： (4) 实验内容2： (5) 实验内容3： (6) 实验内容4： (7) 实验内容5：
实验与设计
(8) 实验内容6：
(9) 实验内容7： (10) 实验报告：
实验与设计
4-2 4选1多路选择器设计实验
4.12.1 Synplify Pro设计指南
3．加入源文件 4．选择顶层文件 5．设置工程属性
4.12 Synplify Pro的应用及其与Quartus II接口
4.12.1 Synplify Pro设计指南
6．综合前设置约束 7．综合 8．检测结果
4.12 Synplify Pro的应用及其与Quartus II接口
4.12 Synplify Pro的应用及其与Quartus II接口
4.12.1 Synplify Pro设计指南
1．启动Synplify
4.12 Synplify Pro的应用及其与Quartus II接口
4.12.1 Synplify Pro设计指南
2．创建工程
4.12 Synplify Pro的应用及其与Quartus II接口
4.9 适配器Fitter设置
4.10 HDL版本设置及Analysis & Synthesis功能
Analysis & Synthesis构建单个工程数据库，将所有设计文件 集成在设计实体或工程层次结构中。
编译报告窗口和Report窗口的信息区域显示出Analysis & Synthesis生成的任何信息。Status窗口记录工程编译期间在 Analysis & Synthesis中处理所花的时间。
4.2.4 JTAG间接模式编程配置器件
1. 将SOF文件转化为JTAG间接配置文件
4.2 引脚设置与硬件验证
4.2.4 JTAG间接模式编程配置器件
2. 下载JTAG间接配置文件
4.2 引脚设置与硬件验证
4.2.5 USB-Blaster编程配置器件使用方法 4.2.6 其他的锁定引脚方法
4.2 引脚设置与硬件验证
4.12.2 Synplify Pro与Quartus II的接口方法
4.12 Synplify Pro的应用及其与Quartus II接口
4.12.2 Synplify Pro与Quartus II的接口方法
1．Synplify软件路径设置
4.12 Synplify Pro的应用及其与Quartus II接口
4．文件存盘
4.3 嵌入式逻辑分析仪使用方法
5．编译下载
4.3 嵌入式逻辑分析仪使用方法
6．启动SignalTap II进行采样与分析
4.3 嵌入式逻辑分析仪使用方法
6．启动SignalTap II进行采样与分析
7．SignalTap II的其他设置和控制方法
4.4 编辑SignalTap II的触发信号
4.12.2 Synplify Pro与Quartus II的接口方法
2．设置Synplify Pro综合器
习
题
4-1 归纳利用Quartus II进行VHDL文本输入设计的流程：从文件输入一直到 SignalTapII测试。 4-2 由图4-35和图4-36，详细说明工程CNT10的硬件工作情况。 4-3 如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的 实测结果。 4-4 参考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能。 (1) 说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。 (2) 说明其中的Compilation Process的功能和使用方法。 (3) 说明Analysis & Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 (4) 说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的 使用方法。 4-5 概述Assignments菜单中Assignment Editor的功能，举例说明。