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计算机组成实验报告:算术逻辑运算姓名(学号):组号: 18 试验日期:2011/11/111·实验目的: 了解运算器的组成结构及工作原理，学习运算器的设计方法，掌握简单运算器的数据传输通路，验证运算功能发生器74LS181的组合功能。
2·试验仪器: TDN-CM++教学实验系统一套3·实验原理：由两片181器件组成8位算术逻辑运算器，8位数据开关提供运算器的操作数，通过三态门（SW-B）的控制信号送入数据总线，由LDDR1•T4或LDDR2•T4控制信号分别打入DR1或DR2锁存器，置入181数据输入端A、B。
然后由181的S0、S1、S2、S3、M、CN控制信号，进行运算（有32种运算，功能表在34页），结果由181的F端输出，通过三态门（ALU-B）的控制信号送入数据总线。
例如5+3的操作图2.6-1 运算器通路图掌握主要的控制信号的作用：SW-B、ALU-B、LDDR1、LDDR2、T4、S0、S1、S2、S3、M、CN4·实验步骤：（1）按图连接电路，检查无误（图中有小圆圈标明的需要用户连接）算术逻辑实验接线图（2）打开电源开关（3）用输入开关向暂存器DR1置数：拨动输入开关形成二进制数01100101。
亮灯为0，熄灯为1。
使用SWITCH UNIT单元中的开关SE-B=0、ALU-B=1、LDDR1=1、LDDR2=0。
按动微动开关KK2，将二进制数01100101置入DR1中。
（4）用输入开关向暂存器DR2置数：拨动输入开关形成二进制数10100111。
SW-B=0、ALU-B=1保持不变，改变LDDR1、LDDR2，使LDDR1=0、LDDR2=1。
按动微动开关KK2，将10100111置入DR2中。
（5）检验DR1和DR2中存在的数是否正确：关闭数据输入三态门（SW-B=1），打开ALU输出三态门（ALU-B=0），并使LDDR1=0，LDDR2=0，关闭寄存器。
信息工程学院实验报告课程名称：计算机组成基础Array实验项目名称：算术逻辑运算实验实验时间：班级：141 姓名：王炳地学号：201411401121一、实验目的(1) 了解运算器的组成结构。
(2) 掌握运算器的工作原理。
二、实验设备PC机一台，TD-CMA实验系统一套。
三、实验原理本实验的原理如图1-1-1所示。
运算器内部含有三个独立运算部件，分别为算术、逻辑和移位运算部件，要处理的数据存于暂存器A 和暂存器B，三个部件同时接受来自A和B的数据（有些处理器体系结构把移位运算器放于算术和逻辑运算部件之前，如ARM），各部件对操作数进行何种运算由控制信号S3…S0和CN来决定，任何时候，多路选择开关只选择三部件中一个部件的结果作为ALU的输出。
如果是影响进位的运算，还将置进位标志FC，在运算结果输出前，置ALU零标志。
ALU中所有模块集成在一片CPLD中。
逻辑运算部件由逻辑门构成，较为简单，而后面又有专门的算术运算部件设计实验，在此对这两个部件不再赘述。
移位运算采用的是桶形移位器，一般采用交叉开关矩阵来实现，交叉开关的原理如图1-1-2所示。
图中显示的是一个4X4的矩阵（系统中是一个8X8的矩阵）。
每一个输入都通过开关与一个输出相连，把沿对角线的开关导通，就可实现移位功能，即：(1) 对于逻辑左移或逻辑右移功能，将一条对角线的开关导通，这将所有的输入位与所使用的输出分别相连,而没有同任何输入相连的则输出连接0。
(2) 对于循环右移功能，右移对角线同互补的左移对角线一起激活。
例如，在4位矩阵中使用‘右1’和‘左3’对角线来实现右循环1位。
(3) 对于未连接的输出位，移位时使用符号扩展或是0填充，具体由相应的指令控制。
使用另外的逻辑进行移位总量译码和符号判别。
图1-1-1 运算器原理图运算器部件由一片CPLD 实现。
ALU 的输入和输出通过三态门74LS245连到CPU 内总线上，另外还有指示灯标明进位标志FC 和零标志FZ 。
八数码问题求解（一）实验软件TC2.0或VC6.0编程语言或其它编程语言（二）实验目的1.熟悉人工智能系统中的问题求解过程；2.熟悉状态空间的盲目搜索和启发式搜索算法的应用；3.熟悉对八数码问题的建模，求解及编程语言的应用。
（三）实验内容八数码问题：在3×3的方格棋盘上，摆放着1到8这八个数码，有一个方格是空的，要求对空格执行空格左移，空格右移，空格上移，空格下移这四个操作使得棋盘从初始状态到目标状态。
输入初始状态和目标状态，输出从初始状态到目标状态的路径。
（四）实验代码#include"stdafx.h"#include<iostream>#include<ctime>#include<vector>using namespace std;const int ROW = 3;const int COL = 3;const int MAXDISTANCE = 10000;const int MAXNUM = 10000;typedef struct_Node{int digit[ROW][COL];int dist; // distance between one state and the destination int dep; // the depth of node// So the comment function = dist + dep.int index; // point to the location of parent} Node;Node src, dest;vector<Node> node_v; // store the nodesbool isEmptyOfOPEN() {for (int i = 0; i < node_v.size(); i++) {if (node_v[i].dist != MAXNUM)return false;}return true;}bool isEqual(int index, int digit[][COL]) {for (int i = 0; i < ROW; i++)for (int j = 0; j < COL; j++) {if (node_v[index].digit[i][j] != digit[i][j])return false;}return true;}ostream& operator<<(ostream& os, Node& node) {for (int i = 0; i < ROW; i++) {for (int j = 0; j < COL; j++)os << node.digit[i][j] << ' ';os << endl;}return os;}void PrintSteps(int index, vector<Node>& rstep_v) { rstep_v.push_back(node_v[index]);index = node_v[index].index;while (index != 0) {rstep_v.push_back(node_v[index]);index = node_v[index].index;}for (int i = rstep_v.size() - 1; i >= 0; i--)cout << "Step " << rstep_v.size() - i<< endl << rstep_v[i] << endl;}void Swap(int& a, int& b) {int t;t = a;a = b;b = t;}void Assign(Node& node, int index) {for (int i = 0; i < ROW; i++)for (int j = 0; j < COL; j++)node.digit[i][j] = node_v[index].digit[i][j];}int GetMinNode() {int dist = MAXNUM;int loc; // the location of minimize nodefor (int i = 0; i < node_v.size(); i++) {if (node_v[i].dist == MAXNUM)continue;else if ((node_v[i].dist + node_v[i].dep) < dist) {loc = i;dist = node_v[i].dist + node_v[i].dep;}}return loc;}bool isExpandable(Node& node) {for (int i = 0; i < node_v.size(); i++) {if (isEqual(i, node.digit))return false;}return true;}//扩展int Distance(Node& node, int digit[][COL]) {int distance = 0;bool flag = false;for (int i = 0; i < ROW; i++)for (int j = 0; j < COL; j++)for (int k = 0; k < ROW; k++) {for (int l = 0; l < COL; l++) {if (node.digit[i][j] == digit[k][l]) {distance += abs(i - k) + abs(j - l);//abs()求得是正数的绝对值。
计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.掌握8位补码加/减法运算器的设计方法。
4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。
（3）测试通过后，封装成一个芯片。
2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。
（2）给DR1存入55H，检查数据是否存入，请说明检查方法。
（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。
（2）实验完毕，写出实验报告，内容如下：①实验目的。
②实验电路图。
③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。
表中的序号表示各控制信号之间的时序关系。
要求一个控制任务填一张表，并可用文字对有关内容进行说明。
⑤实验体会与小结。
四、实验预习内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA），如表1：加法又可以实现减法，所以使用了一个M输入来进行方式控制加减。
计算机组成原理实验报告实验报告运算器实验⼀、实验⽬的掌握⼋位运算器的数据传输格式，验证运算功能发⽣器及进位控制的组合功能。
⼆、实验要求完成算术、逻辑、移位运算实验，熟悉ALU运算控制位的运⽤。
三、实验原理实验中所⽤的运算器数据通路如图2-3-1所⽰。
ALU运算器由CPLD描述。
运算器的输出FUN经过74LS245三态门与数据总线相连，运算源寄存器A和暂存器B的数据输⼊端分别由2个74LS574锁存器锁存，锁存器的输⼊端与数据总线相连，准双向I/O 输⼊输出端⼝⽤来给出参与运算的数据，经2⽚74LS245三态门与数据总线相连。
图2-3-1运算器数据通路图中A WR、BWR在“搭接态”由实验连接对应的⼆进制开关控制，“0”有效，通过【单拍】按钮产⽣的脉冲把总线上的数据打⼊，实现运算源寄存器A、暂存器B的写⼊操作。
四、运算器功能编码算术运算逻辑运算K23~K0置“1”，灭M23~M0控位显⽰灯。
然后按下表要求“搭接”部件控制路。
表2.3.2 运算实验电路搭接表算术运算1.运算源寄存器写流程通过I/O单元“S7~S0”开关向累加器A和暂存器B置数，具体操作步骤如下：2.运算源寄存器读流程关闭A、B写使能，令K18=K17=“1”，按下流程分别读A、B。
3.加法与减法运算令M S2 S1 S0（K15 K13~K11=0100），为算术加，FUN及总线单元显⽰A+B的结果令M S2 S1 S0（K15 K13~K11=0101），为算术减，FUN及总线单元显⽰A－B的结果。
逻辑运算1.运算源寄存器写流程通过“I/O输⼊输出单元”开关向寄存器A和B置数，具体操作步骤如下：2.运算源寄存器读流程关闭A、B写使能，令K17= K18=1，按下流程分别读A、B。
①若运算控制位设为（M S2 S1 S0=1111）则F=A，即A内容送到数据总线。
②若运算控制位设为（M S2 S1 S0=1000）则F=B，即B内容送到数据总线。
实验报告一、实騎名称运算器实騎一算术遐辑运算实騎二、实豔目的1、了解运算器的组成原理。
2、掌握运算器的工作原理。
3、掌握简单运算器的数据传送通路。
4、验证运算功能发生器(74LS181 )的组合助能。
三、实豔设备TDN-CM++it算机组成原理教学实验系统一套,导线若干。
实验中所用的运算器数据通路如图1"所示。
其中两片74LSI81以串行方式沟成8位字长的ALU, ALU的输出经il 一个三态门(74LS245)和数据总线相连。
三态门由ALU-R控制，控制运算器运算的绪果能否送往总线，低电平有效。
为实现双操作数的运算,ALU的两个数据输入端分别由二个锁存器DR1、DR2(由74LS273实现)锁存数据。
要稱数据总线上的数据锁存到DRk DR2中，锁存器的控制S LDDR1和DDR2必须为高电平,同时由T4脉冲到来。
数据开关(“INPUT DEVICE")用来给出参与运算的数摇,经过三态(74LS245 ) 后送人数据总线，三态门由SW-B控朝低电平有效。
数据显示灯(“BUS UNIT-) 已和数播总线相连，用来显示数据总线上的内容。
图中已将用户需要连接的腔制信号用冏IS标明(其他实騎相同，不再说明)，其中除T4为脉冲信号外，其它均为电平信号。
由于实騎电路中的时序信号均已连至“W/RUNIT”的相应时序信号引岀端，因此，在进行实验时，只需将“W / R UNIT"的T4接至“STATEUNIT”的fit动开关KK2的输入竭,按动微动开关, 即可获得实酚所需的单脉冲。
ALU运算所需的电平控制信号S3、S2、S1、SO、Cn、M、LDDRk LDDR2、ALU-B、SW-B均由M SWITCH UNIT ”中的二进制数摇开关来模81,其中Cn、ALU—B s SW-B为低电平有效LDDRk LDDR2为高电平有效。
对单总线数据通路，需要分时共享总线，每一时刻只能由一组数弼送往总线。
实验1 八位算术逻辑运算
一、实验目的和要求
1、掌握运算器的基本组成结构；
2、掌握运算器的工作原理。
二、实验原理图
实验采用的运算器数据通路如图1-1所示，其中74HC18是4位算数逻辑运算单元，本实验采用2片构成8位的算数逻辑运算单元。
两个操作数从最下面的8个乒乓开关输入，分别锁存在两个锁存器74273中，分别作为ALU的两个操作数。
74HC18有16种算数逻辑运算，控制端由S3、S2、S1、S0控制，在电路中由SWS3、SWS2、SWS1、SWS0四个开关控制。
M=1，逻辑运算，M=0算数运算，CN为进位位。
运算的结果显示在上方的8个LED灯。
图1-1运算器原理图
逻辑功能表如表1-1所示。
表5-1 ALU逻辑功能表
三、实验要求完成： 1、实验要求
（1）在暂存器A 中设置操作数A=65H ；在暂存器B 中设置操作数B=A7H 。
（2）通过对ALU 操作控制端S3、S2、S1、S0、CN 、M 的设置，完成两个操作数的算术、逻辑运算，并将运算结果填入表1-2中。
最后将运算结果同74HC181逻辑功能表（表1-1）对比分析，判断运算结果是否正确。
四
、实验数据记录
验证74HC181的逻辑功能，将运算结果记录在表1-2中。
六、实验结果分析
1、对比分析表1-1和表1-2，判断运算结果是否正确,并分析原因。
2、暂存器A置数完成后，如果操作控制信号 wA仍保持有效电平(wA=0)，在对暂存器B置数时会出现什么情况？。
福建农林大学计算机与信息学院信息工程类实验报告课程名称：计算机组成原理姓名：系：计算机专业：计算机科学与技术年级：09级学号：指导教师：职称：2010年12月29日实验项目列表福建农林大学计算机与信息学院信息工程类实验报告系：计算机专业：计算机科学与技术年级： 09 姓名：学号：实验课程：实验室号：____509 实验设备号：试验台8 实验时间：指导教师签字：成绩：实验名称算术逻辑运算实验1．实验目的和要求1.掌握简单运算器的组成以及数据传送通路；2.验证运算功能发生器（74ls181）的组合功能。
2．实验原理实验中所用的运算器数据通路如图1-1所示。
其中运算器由两片74LS181,以并/串形式构成8位字长的ALU。
运算器的两个数据输入端分别由两个锁存器（74LS273）锁存，锁存器的输入连至数据总线，数据输入开关用来给出参与运算的数据，并经过—三态门（74LS245）和数据总线相连。
运算器的输出经过一个三态门（74LS245）和数据总线相连。
数据显示灯已和数据总线相连，用来显示数据总线内容。
图1-1 运算器数据通路图图1-2中已将实验需要连接的控制信号用箭头标明。
其中除T4为脉冲信号，其他均为脉冲控制信号。
实验电路中的控制时序信号均已内部连至引出端，进行实验时，还需将S3、S2、S1、S0、Cn、LDDR1、LDDR2、ALU_G、SW_G各电平控制信号与开关单元中的二进制数据开关进行跳线连接。
其中ALU_G、SW_G为低电平有效，LDDR1、LDDR2为高电平有效。
图1-2 算术逻辑运算实验接线图3．主要仪器设备（实验用的软硬件环境）ZYE1603B计算机组成原理及系统结构教学实验箱一台，排线若干。
4．操作方法与实验步骤1.按图1-2连接实验线路，仔细检查无误后，接通电源。
2.用输入单元的二进制数据开关的寄存器DR1和DR2置数，数据开关的内容可以用与开关对应的指示灯来观察，灯亮表示开关量为“1”，灯灭表示开关量为“0”。
计算机组成原理实验实验一运算器实验（一）算术逻辑运算实验一、实验目的1、掌握简单运算器的数据传送通路。
2、验证运算功能发生器（74LS181）的组合功能。
二、实验原理1、实验中所用的运算器数据通路图1所示。
三、实验步骤1、用二进制数码开关向DR1和DR2寄存器置数。
具体操作步骤图2所示。
2、验证74LS181的算术运算和逻辑运算功能（二） 进位控制实验一、实验目的1、验证带进位控制算术运算功能发生器的功能。
2、按指定数据完成几种算术运算。
二、实验原理实验原理图如图3所示。
三、实验步骤1、用二进制数码开关向DR1和DR2寄存器置数向DR1存入01010101，向DR2存入10101010。
具体操作步骤图4所示。
图2图3 进位控制实验原理图2、进位标志清零S3 S2 S1 S0 M 的状态置为00000，AR 状态置为0，按动微动开关KK2。
进位标志指示灯CY 亮时表示无进位，进位标志为“0” ；指示灯CY 灭时表示有进位，进位标志为“1”。
3、验证带进位运算及进位锁存功能时，使Cn=1, Ar=0, SW-B=1。
T4脉冲到来时，将本次运算的进位结果锁存到进位锁存器中。
注意观察进位标志显示灯CY 。
（三） 移位运算实验一、实验目的验证移位运算控制的组合功能。
二、实验原理移位运算实验原理图如图5所示， 74LS299功能表如表1所示图4表1 74LS299功能表三、实验步骤1、移位操作：（1）置数，具体步骤如图6所示。
2、移位，参照功能表改变S0 S1 T4 299-B 的状态，按动微动开关KK2,观察移位的结果。
实验二 存储器实验一、实验目的掌握静态随机存储器的工作特性及数据的读写方法。
二、实验原理图5 移位运算实验原理图图6实验所用的静态存储器电路原理图如图7所示。
三、实验步骤1、写操作。
给存储器的00、01、02、03、04地址单元中分别写入数据11、12、13、14、15，具体操作步骤图8所示（以向0号单元写入数据11为例）。
《八数码问题》实验报告一、实验目的：熟练掌握启发式搜索A *算法。
二、实验内容：使用启发式搜索算法求解8数码问题。
编制程序实现求解8数码问题A *算法，采用估价函数()()()()w n f n d n p n ⎧⎪=+⎨⎪⎩， 其中：()d n 是搜索树中结点n 的深度；()w n 为结点n 的数据库中错放的棋子个数；()p n 为结点n 的数据库中每个棋子与其目标位置之间的距离总和。
三、实验原理：1. 问题描述：八数码问题也称为九宫问题。
在3×3的棋盘，摆有八个棋子，每个棋子上标有1至8的某一数字，不同棋子上标的数字不相同。
棋盘上还有一个空格（以数字0来表示），与空格相邻的棋子可以移到空格中。
要求解决的问题是：给出一个初始状态和一个目标状态，找出一种从初始转变成目标状态的移动棋子步数最少的移动步骤。
所谓问题的一个状态就是棋子在棋盘上的一种摆法。
解八数码问题实际上就是找出从初始状态到达目标状态所经过的一系列中间过渡状态。
2. 原理描述：启发式搜索（1）原理启发式搜索就是在状态空间中的搜索对每一个搜索的位置进行评估，得到最好的位置，再从这个位置进行搜索直到目标。
这样可以省略大量无谓的搜索路径，提高了效率。
在启发式搜索中，对位置的估价是十分重要的。
采用了不同的估价可以有不同的效果。
（2）估价函数计算一个节点的估价函数，可以分成两个部分：1、 已经付出的代价（起始节点到当前节点）；2、 将要付出的代价（当前节点到目标节点）。
节点n 的估价函数)(n f 定义为从初始节点、经过n 、到达目标节点的路径的最小代价的估计值，即)(*n f = )(*n g + )(*n h 。
)(*n g 是从初始节点到达当前节点n 的实际代价；)(*n h 是从节点n 到目标节点的最佳路径的估计代价。
)(*n g 所占的比重越大，越趋向于宽度优先或等代价搜索；反之，)(*n h 的比重越大，表示启发性能就越强。
大连理工大学城市学院FPGA实验报告实验内容：8位ALU系别班级：电子1004班学号：姓名：日期：2013.4.14一．设计概述：一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。
该ALU采用层次设计方法，有寄存器模块、控制模块和显示模块组成，能实现8位无符号数的取值、加减和4种逻辑运算（与、或、异或、同或）。
该ALU在QuartusII软件环境下进行功能仿真，通过DE2验证。
二．设计功能：1、该处理器的数据宽度为8bit，可以实现算术加法、减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
2、用选择端opcode [2:0] 选择8种运算，2个操作数分别是a_r [7:0]和b_r[7:0]，运算结果是alu_out[7:0]；并定义选择如下。
3、使用DE2板上的3个拨码开关设置当前ALU的运算功能，再由8个拨码开关给定数据A 和数据B，由一个按键key手动提供脉冲。
三．设计方案：本设计共有5个模块。
1）脉冲输出器（key手动脉冲），计数依次产生4个脉冲到各个部件，第一个脉冲启动信号。
2）寄存器A，第二个脉冲来时锁存数据A，并在数码管上显示。
3）寄存器B，第三个脉冲来时锁存数据B，并在数码管上显示。
4）8位ALU，第四个脉冲来时进行运算，并锁存结果alu_out。
5）结果显示器，将结果显示通过DE2上的数码管显示。
四．程序分析：主程序模块:module alu8(clk,clk_r,rst,a,b,alu_out,opcode,sw_ab,HEX1, HEX0, HEX7, HEX6, HEX5, HEX4);input clk,rst,clk_r;input [7:0] sw_ab;input [2:0] opcode;output [6:0] HEX1, HEX0, HEX7, HEX6, HEX5, HEX4;output [7:0] a;output [7:0] b;output [7:0] alu_out;rega U1(.clk(clk),.rst(rst),.sw_ab(sw_ab),.a_r(a),.clk_r(clk_r),.HEX7(HEX7),. HEX6(HEX6));regb U2(.clk(clk),.rst(rst),.sw_ab(sw_ab),.b_r(b),.clk_r(clk_r),.HEX5(HEX5),. HEX4(HEX4));alur U3(.clk(clk),.rst(rst),.a_r(a),.b_r(b),.alu_out(alu_out),.opcode(opcode)); digital U4(.clk_r(clk_r),.rst(rst),.alu_out(alu_out),.HEX1(HEX1),. HEX0(HEX0)); endmodule第一位数A模块：module rega (clk,clk_r,rst,sw_ab,a_r,HEX7,HEX6);input [7:0] sw_ab;input clk,clk_r,rst;output [7:0] a_r;reg [7:0] a_r;output reg[6:0] HEX7,HEX6;reg [3:0] cnt;always @(posedge clk or negedge rst)if(!rst) cnt<=1'd0;else if(cnt==5) cnt<=1'd0;else cnt<=cnt+1'd1;always @(posedge clk or negedge rst)if(!rst) a_r=0;else if(cnt==1) a_r=sw_ab;else a_r=a_r;parameter seg0=7'b1000000,seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010 ,seg6=7'b0000010,seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b0000011 ,segc=7'b1000110,segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;always @(posedge clk_r)case(a_r[3:0])4'h0: HEX6[6:0]=seg0;4'h1: HEX6[6:0]=seg1;4'h2: HEX6[6:0]=seg2;4'h3: HEX6[6:0]=seg3;4'h4: HEX6[6:0]=seg4;4'h5: HEX6[6:0]=seg5;4'h6: HEX6[6:0]=seg6;4'h7: HEX6[6:0]=seg7;4'h8: HEX6[6:0]=seg8;4'h9: HEX6[6:0]=seg9;4'ha: HEX6[6:0]=sega;4'hb: HEX6[6:0]=segb;4'hc: HEX6[6:0]=segc;4'hd: HEX6[6:0]=segd;4'he: HEX6[6:0]=sege;4'hf: HEX6[6:0]=segf;default:HEX6[6:0]=seg0;endcasealways @(posedge clk_r)case(a_r[7:4])4'h0: HEX7[6:0]=seg0;4'h1: HEX7[6:0]=seg1;4'h2: HEX7[6:0]=seg2;4'h3: HEX7[6:0]=seg3;4'h4: HEX7[6:0]=seg4;4'h5: HEX7[6:0]=seg5;4'h6: HEX7[6:0]=seg6;4'h7: HEX7[6:0]=seg7;4'h8: HEX7[6:0]=seg8;4'h9: HEX7[6:0]=seg9;4'ha: HEX7[6:0]=sega;4'hb: HEX7[6:0]=segb;4'hc: HEX7[6:0]=segc;4'hd: HEX7[6:0]=segd;4'he: HEX7[6:0]=sege;4'hf: HEX7[6:0]=segf;default:HEX7[6:0]=seg0;endcaseendmodule第二位数B模块：module regb (clk,clk_r,rst,sw_ab,b_r,HEX5,HEX4); input [7:0] sw_ab;input clk,clk_r,rst;output [7:0] b_r;reg [7:0] b_r;output reg[6:0] HEX5,HEX4;reg [3:0] cnt;always @(posedge clk or negedge rst)if(!rst) cnt<=1'd0;else if(cnt==5) cnt<=1'd0;else cnt<=cnt+1'd1;always @(posedge clk or negedge rst)if(!rst) b_r=0;else if(cnt==2) b_r=sw_ab;else b_r=b_r;parameter seg0=7'b1000000,seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010,seg6=7'b0000010 ,seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b0000011 ,segc=7'b1000110,segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;always @(posedge clk_r)case(b_r[3:0])4'h0: HEX4[6:0]=seg0;4'h1: HEX4[6:0]=seg1;4'h2: HEX4[6:0]=seg2;4'h3: HEX4[6:0]=seg3;4'h4: HEX4[6:0]=seg4;4'h5: HEX4[6:0]=seg5;4'h6: HEX4[6:0]=seg6;4'h7: HEX4[6:0]=seg7;4'h8: HEX4[6:0]=seg8;4'h9: HEX4[6:0]=seg9;4'ha: HEX4[6:0]=sega;4'hb: HEX4[6:0]=segb;4'hc: HEX4[6:0]=segc;4'hd: HEX4[6:0]=segd;4'he: HEX4[6:0]=sege;4'hf: HEX4[6:0]=segf;default:HEX4[6:0]=seg0;endcasealways @(posedge clk_r)case(b_r[7:4])4'h0: HEX5[6:0]=seg0;4'h1: HEX5[6:0]=seg1;4'h2: HEX5[6:0]=seg2;4'h3: HEX5[6:0]=seg3;4'h4: HEX5[6:0]=seg4;4'h5: HEX5[6:0]=seg5;4'h6: HEX5[6:0]=seg6;4'h7: HEX5[6:0]=seg7;4'h8: HEX5[6:0]=seg8;4'h9: HEX5[6:0]=seg9;4'ha: HEX5[6:0]=sega;4'hb: HEX5[6:0]=segb;4'hc: HEX5[6:0]=segc;4'hd: HEX5[6:0]=segd;4'he: HEX5[6:0]=sege;4'hf: HEX5[6:0]=segf;default:HEX5[6:0]=seg0;endcaseendmodule运算模块：module alur(clk,rst,alu_out,a_r,b_r,opcode,zero);output [7:0] alu_out;output zero;input [7:0] a_r,b_r;input [2:0] opcode;input clk,rst;reg [7:0] alu_out;reg [3:0] cnt;parameterquA=3'b000,quB=3'b001,ADD=3'b010,DEC=3'b011,ANDD=3'b100,XORR=3'b101,XOR=3'b110, NXOP=3'b111;assign zero=!a_r;always @(posedge clk or negedge rst)if(!rst) cnt<=1'd0;else if(cnt==5) cnt<=1'd0;else cnt<=cnt+1'd1;always @(posedge clk or negedge rst)if(!rst) alu_out=0;else if(cnt==3) begincasex(opcode)quA: alu_out<=a_r;quB: alu_out<=b_r;ADD: alu_out<=a_r+b_r;DEC: alu_out<=a_r-b_r;ANDD: alu_out<=a_r&b_r;XORR: alu_out<=a_r|b_r;XOR: alu_out<=a_r^b_r;NXOP: alu_out<=a_r^~b_r;default: alu_out<=8'bxxxx_xxxx;endcaseendelse alu_out=0;endmodule结果显示模块：module digital(clk_r,rst,alu_out,HEX1,HEX0);input [7:0] alu_out;input clk_r,rst;output reg[6:0] HEX1,HEX0;parameter seg0=7'b1000000,seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010,seg6=7'b0000010 ,seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b0000011 ,segc=7'b1000110,segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;always @(posedge clk_r)case(alu_out[3:0])4'h0: HEX0[6:0]=seg0;4'h1: HEX0[6:0]=seg1;4'h2: HEX0[6:0]=seg2;4'h3: HEX0[6:0]=seg3;4'h4: HEX0[6:0]=seg4;4'h5: HEX0[6:0]=seg5;4'h6: HEX0[6:0]=seg6;4'h7: HEX0[6:0]=seg7;4'h8: HEX0[6:0]=seg8;4'h9: HEX0[6:0]=seg9;4'ha: HEX0[6:0]=sega;4'hb: HEX0[6:0]=segb;4'hc: HEX0[6:0]=segc;4'hd: HEX0[6:0]=segd;4'he: HEX0[6:0]=sege;4'hf: HEX0[6:0]=segf;default: HEX0[6:0]=seg0;endcasealways @(posedge clk_r)case(alu_out[7:4])4'h0: HEX1[6:0]=seg0;4'h1: HEX1[6:0]=seg1;4'h2: HEX1[6:0]=seg2;4'h3: HEX1[6:0]=seg3;4'h4: HEX1[6:0]=seg4;4'h5: HEX1[6:0]=seg5;4'h6: HEX1[6:0]=seg6;4'h7: HEX1[6:0]=seg7;4'h8: HEX1[6:0]=seg8;4'h9: HEX1[6:0]=seg9;4'ha: HEX1[6:0]=sega;4'hb: HEX1[6:0]=segb;4'hc: HEX1[6:0]=segc;4'hd: HEX1[6:0]=segd;4'he: HEX1[6:0]=sege;4'hf: HEX1[6:0]=segf; default: HEX1[6:0]=seg0; endcaseendmodule五．仿真实现：整体图：波形图：六．硬件实现：1.引脚图：2.分析结果说明：开关0~2是算法选择，具体算法类型见设计功能第2项开关10~17数字输入，用8位二进制数表示两个十六进制数，每四位表示一位按键0是锁存及运算，当开关10~17输入一个数A时，按下按键0，数据就是锁存，再输入数就是数B，而当数据B也锁存后，再次按下按键0，就会显示运算结果按键1是复位键七．总结：通过这次FPGA实验课让我明白了真正的编程不像是那些C语言小程序那么简单，为了这次实验算是绞尽脑汁，最后为了读懂程序，还去专门找了Verilog语言辅导书，不管过程再怎么复杂曲折，总算是顺利的完成了实验任务，到了现在回顾为期6周的学习过程，也有一些时候是因为上课不认真，为后来的程序设计增加了难度，也有一些原因是因为自己本身能力不足导致设计接连失败，不得不说，也有一部分原因是因为学习实验室的器件不足，限制了实验设计的范围，也使实验难度增加。
实验一8位算术逻辑运算实验一、实验目的1、掌握算术逻辑运算器单元ALU（74LS181）的工作原理2、掌握简单运算器的数据传送通路组成原理。
2、验证算术逻辑运算功能发生器74LSl8l的组合功能。
4、按给定数据，完成实验指定书中的算术/逻辑运算二、实验内容1、实验原理实验中所用的运算器数据通路如图所示。
其中运算器由两片74LSl81以并／串形成8位字长的ALU构成。
运算器的输出经过一个三态门74LS245(U33)到ALUO1插座，实验时用8芯排线和内部数据总线BUSD0~D7插座BUSl～6中的任一个相连，内部数据总线通过LZDO～LZD7显示灯显示；运算器的两个数据输入端分别由二个锁存器74LS273(U29、U30)锁存，两个锁存器的输入并联后连至插座ALUBUS，实验时通过8芯排线连至外部数据总线EXD0~D7插座EXJl～EXJ3中的任一个；参与运算的数据来自于8位数据开并KD0~KD7，并经过一三态门74LS245(U51)直接连至外部数据总线EXD0~EXD7，通过数据开关输入的数据由LD0~LD7显示。
图中算术逻辑运算功能发生器74LS18l(U3l、U32)的功能控制信号S3、S2、Sl、S0、CN、M并行相连后连至SJ2插座，实验时通过6芯排线连至6位功能开关插座UJ2，以手动方式用二进制开关S3、S2、S1、S0、CN、M来模拟74LSl8l （U31、U32）的功能控制信号S3、S2、S1、S0、CN、M；其它电平控制信号LDDRl、LDDR2、ALUB’、SWB’、以手动方式用二进制开关LDDRl、：LDDR2、ALUB、SWB来模拟，这几个信号有自动和手动两种方式产生，通过跳线器切换，其中ALUB’、SWB’、为低电平有效，LDDRl、LDDR2为高电平有效。
另有信号T4为脉冲信号，在手动方式下进行实验时，只需将跳线器J23上T4与手动脉冲发生开关的输出端SD相连，按动手动脉冲开关，即可获得实验所需的单脉冲。
理工大学城市学院FPGA实验报告实验容：8位ALU系别班级：电子1004班学号：：日期：2013.4.14一．设计概述：一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。
该ALU 采用层次设计方法，有寄存器模块、控制模块和显示模块组成，能实现8位无符号数的取值、加减和4种逻辑运算（与、或、异或、同或）。
该ALU在QuartusII软件环境下进行功能仿真，通过DE2验证。
二．设计功能：1、该处理器的数据宽度为8bit，可以实现算术加法、减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
2、用选择端opcode [2:0] 选择8种运算，2个操作数分别是a_r [7:0]和b_r[7:0]，运算结果是alu_out[7:0]；并定义选择如下。
3、使用DE2板上的3个拨码开关设置当前ALU的运算功能，再由8个拨码开关给定数据A和数据B，由一个按键key手动提供脉冲。
三．设计方案：本设计共有5个模块。
1）脉冲输出器（key手动脉冲），计数依次产生4个脉冲到各个部件，第一个脉冲启动信号。
2）寄存器A，第二个脉冲来时锁存数据A，并在数码管上显示。
3）寄存器B，第三个脉冲来时锁存数据B，并在数码管上显示。
4）8位ALU，第四个脉冲来时进行运算，并锁存结果alu_out。
5）结果显示器，将结果显示通过DE2上的数码管显示。
四．程序分析：主程序模块:module alu8(clk,clk_r,rst,a,b,alu_out,opcode,sw_ab,HEX1, HEX0, HEX7, HEX6, HEX5, HEX4);input clk,rst,clk_r;input [7:0] sw_ab;input [2:0] opcode;output [6:0] HEX1, HEX0, HEX7, HEX6, HEX5, HEX4;output [7:0] a;output [7:0] b;output [7:0] alu_out;rega U1(.clk(clk),.rst(rst),.sw_ab(sw_ab),.a_r(a),.clk_r(clk_r),.HEX7(HEX7),. HEX6(HEX6)); regb U2(.clk(clk),.rst(rst),.sw_ab(sw_ab),.b_r(b),.clk_r(clk_r),.HEX5(HEX5),. HEX4(HEX4)); alur U3(.clk(clk),.rst(rst),.a_r(a),.b_r(b),.alu_out(alu_out),.opcode(opcode));digital U4(.clk_r(clk_r),.rst(rst),.alu_out(alu_out),.HEX1(HEX1),. HEX0(HEX0)); endmodule第一位数A模块：module rega (clk,clk_r,rst,sw_ab,a_r,HEX7,HEX6);input [7:0] sw_ab;input clk,clk_r,rst;output [7:0] a_r;reg [7:0] a_r;output reg[6:0] HEX7,HEX6;reg [3:0]t;always (posedge clk or negedge rst)if(!rst)t<=1'd0;else if(cnt==5)t<=1'd0;elset<=cnt+1'd1;always (posedge clk or negedge rst)if(!rst) a_r=0;else if(cnt==1) a_r=sw_ab;else a_r=a_r;parameter seg0=7'b1000000,seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010, seg6=7'b0000010,seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b00000 11,segc=7'b1000110,segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;always (posedge clk_r)case(a_r[3:0])4'h0: HEX6[6:0]=seg0;4'h1: HEX6[6:0]=seg1;4'h2: HEX6[6:0]=seg2;4'h3: HEX6[6:0]=seg3;4'h4: HEX6[6:0]=seg4;4'h5: HEX6[6:0]=seg5;4'h6: HEX6[6:0]=seg6;4'h7: HEX6[6:0]=seg7;4'h8: HEX6[6:0]=seg8;4'h9: HEX6[6:0]=seg9;4'ha: HEX6[6:0]=sega;4'hb: HEX6[6:0]=segb;4'hc: HEX6[6:0]=segc;4'hd: HEX6[6:0]=segd;4'he: HEX6[6:0]=sege;4'hf: HEX6[6:0]=segf;default:HEX6[6:0]=seg0;endcasealways (posedge clk_r)case(a_r[7:4])4'h0: HEX7[6:0]=seg0;4'h1: HEX7[6:0]=seg1;4'h2: HEX7[6:0]=seg2;4'h3: HEX7[6:0]=seg3;4'h4: HEX7[6:0]=seg4;4'h5: HEX7[6:0]=seg5;4'h6: HEX7[6:0]=seg6;4'h7: HEX7[6:0]=seg7;4'h8: HEX7[6:0]=seg8;4'h9: HEX7[6:0]=seg9;4'ha: HEX7[6:0]=sega;4'hb: HEX7[6:0]=segb;4'hc: HEX7[6:0]=segc;4'hd: HEX7[6:0]=segd;4'he: HEX7[6:0]=sege;4'hf: HEX7[6:0]=segf;default:HEX7[6:0]=seg0;endcaseendmodule第二位数B模块：module regb (clk,clk_r,rst,sw_ab,b_r,HEX5,HEX4); input [7:0] sw_ab;input clk,clk_r,rst;output [7:0] b_r;reg [7:0] b_r;output reg[6:0] HEX5,HEX4;reg [3:0]t;always (posedge clk or negedge rst)if(!rst)t<=1'd0;else if(cnt==5)t<=1'd0;elset<=cnt+1'd1;always (posedge clk or negedge rst)if(!rst) b_r=0;else if(cnt==2) b_r=sw_ab;else b_r=b_r;parameter seg0=7'b1000000,seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010,seg6=7'b000001 0,seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b00000 11,segc=7'b1000110,segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;always (posedge clk_r)case(b_r[3:0])4'h0: HEX4[6:0]=seg0;4'h1: HEX4[6:0]=seg1;4'h2: HEX4[6:0]=seg2;4'h3: HEX4[6:0]=seg3;4'h4: HEX4[6:0]=seg4;4'h5: HEX4[6:0]=seg5;4'h6: HEX4[6:0]=seg6;4'h7: HEX4[6:0]=seg7;4'h8: HEX4[6:0]=seg8;4'h9: HEX4[6:0]=seg9;4'ha: HEX4[6:0]=sega;4'hb: HEX4[6:0]=segb;4'hc: HEX4[6:0]=segc;4'hd: HEX4[6:0]=segd;4'he: HEX4[6:0]=sege;4'hf: HEX4[6:0]=segf;default:HEX4[6:0]=seg0;endcasealways (posedge clk_r)case(b_r[7:4])4'h0: HEX5[6:0]=seg0;4'h1: HEX5[6:0]=seg1;4'h2: HEX5[6:0]=seg2;4'h3: HEX5[6:0]=seg3;4'h4: HEX5[6:0]=seg4;4'h5: HEX5[6:0]=seg5;4'h6: HEX5[6:0]=seg6;4'h7: HEX5[6:0]=seg7;4'h8: HEX5[6:0]=seg8;4'h9: HEX5[6:0]=seg9;4'ha: HEX5[6:0]=sega;4'hb: HEX5[6:0]=segb;4'hc: HEX5[6:0]=segc;4'hd: HEX5[6:0]=segd;4'he: HEX5[6:0]=sege;4'hf: HEX5[6:0]=segf;default:HEX5[6:0]=seg0;endcaseendmodule运算模块：module alur(clk,rst,alu_out,a_r,b_r,opcode,zero);output [7:0] alu_out;output zero;input [7:0] a_r,b_r;input [2:0] opcode;input clk,rst;reg [7:0] alu_out;reg [3:0]t;parameterquA=3'b000,quB=3'b001,ADD=3'b010,DEC=3'b011,ANDD=3'b100,XORR=3'b101,XOR =3'b110,NXOP=3'b111;assign zero=!a_r;always (posedge clk or negedge rst)if(!rst)t<=1'd0;else if(cnt==5)t<=1'd0;elset<=cnt+1'd1;always (posedge clk or negedge rst)if(!rst) alu_out=0;else if(cnt==3) begincasex(opcode)quA: alu_out<=a_r;quB: alu_out<=b_r;ADD: alu_out<=a_r+b_r;DEC: alu_out<=a_r-b_r;ANDD: alu_out<=a_r&b_r;XORR: alu_out<=a_r|b_r;XOR: alu_out<=a_r^b_r;NXOP: alu_out<=a_r^~b_r;default: alu_out<=8'bxxxx_xxxx;endcaseendelse alu_out=0;endmodule结果显示模块：module digital(clk_r,rst,alu_out,HEX1,HEX0);input [7:0] alu_out;input clk_r,rst;output reg[6:0] HEX1,HEX0;parameter seg0=7'b1000000,seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010,seg6=7'b000001 0,seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b00000 11,segc=7'b1000110,segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;always (posedge clk_r)case(alu_out[3:0])4'h0: HEX0[6:0]=seg0;4'h1: HEX0[6:0]=seg1;4'h2: HEX0[6:0]=seg2;4'h3: HEX0[6:0]=seg3;4'h4: HEX0[6:0]=seg4;4'h5: HEX0[6:0]=seg5;4'h6: HEX0[6:0]=seg6;4'h7: HEX0[6:0]=seg7;4'h8: HEX0[6:0]=seg8;4'h9: HEX0[6:0]=seg9;4'ha: HEX0[6:0]=sega;4'hb: HEX0[6:0]=segb;4'hc: HEX0[6:0]=segc;4'hd: HEX0[6:0]=segd;4'he: HEX0[6:0]=sege;4'hf: HEX0[6:0]=segf;default: HEX0[6:0]=seg0;endcasealways (posedge clk_r)case(alu_out[7:4])4'h0: HEX1[6:0]=seg0;4'h1: HEX1[6:0]=seg1;4'h2: HEX1[6:0]=seg2;4'h3: HEX1[6:0]=seg3;4'h4: HEX1[6:0]=seg4;4'h5: HEX1[6:0]=seg5;4'h6: HEX1[6:0]=seg6;4'h7: HEX1[6:0]=seg7;4'h8: HEX1[6:0]=seg8;4'h9: HEX1[6:0]=seg9;4'ha: HEX1[6:0]=sega;4'hb: HEX1[6:0]=segb;4'hc: HEX1[6:0]=segc;4'hd: HEX1[6:0]=segd;4'he: HEX1[6:0]=sege;4'hf: HEX1[6:0]=segf; default: HEX1[6:0]=seg0; endcaseendmodule五．仿真实现：整体图：波形图：六．硬件实现：1.引脚图：2.分析结果说明：开关0~2是算法选择，具体算法类型见设计功能第2项开关10~17数字输入，用8位二进制数表示两个十六进制数，每四位表示一位按键0是锁存及运算，当开关10~17输入一个数A时，按下按键0，数据就是锁存，再输入数就是数B，而当数据B也锁存后，再次按下按键0，就会显示运算结果按键1是复位键七．总结：通过这次FPGA实验课让我明白了真正的编程不像是那些C语言小程序那么简单，为了这次实验算是绞尽脑汁，最后为了读懂程序，还去专门找了Verilog语言辅导书，不管过程再怎么复杂曲折，总算是顺利的完成了实验任务，到了现在回顾为期6周的学习过程，也有一些时候是因为上课不认真，为后来的程序设计增加了难度，也有一些原因是因为自己本身能力不足导致设计接连失败，不得不说，也有一部分原因是因为学习实验室的器件不足，限制了实验设计的围，也使实验难度增加。
实验报告一、实验问题八数码问题求解二、实验软件VC6.0 编程语言或其它编程语言三、实验目的1. 熟悉人工智能系统中的问题求解过程；2. 熟悉状态空间的盲目搜索和启发式搜索算法的应用；3. 熟悉对八数码问题的建模、求解及编程语言的应用。
四、实验数据及步骤（一、）实验内容八数码问题：在3 ×3 的方格棋盘上，摆放着1 到8 这八个数码，有1 个方格是空的，其初始状态如图1 所示，要求对空格执行空格左移、空格右移、空格上移和空格下移这四个操作使得棋盘从初始状态到目标状态。
2 83 1 2 31 4 8 47 6 5 7 6 5(a) 初始状态(b) 目标状态图1 八数码问题示意图(二、)基本数据结构分析和实现1. 结点状态我采用了struct Node 数据类型typedef struct _Node{int digit[ROW][COL];int dist; // distance between one state and the destination 个表和目的表的距离int dep; // the depth of node 深度// So the comment function = dist + dep. 估价函数值int index; // point to the location of parent 父节点的位置} Node; 2. 发生器函数定义的发生器函数由以下的四种操作组成：(1) 将当前状态的空格上移Node node_up;Assign(node_up, index);// 向上扩展的节点int dist_up = MAXDISTANCE;(2) 将当前状态的空格下移Node node_down;Assign(node_down, index);// 向下扩展的节点int dist_down = MAXDISTANCE;(3) 将当前状态的空格左移Node node_left;Assign(node_left, index);// 向左扩展的节点int dist_left = MAXDISTANCE;(4) 将当前状态的空格右移Node node_right;Assign(node_right, index);// 向右扩展的节点int dist_right = MAXDISTANCE;通过定义结点状态和发生器函数，就解决了8 数码问题的隐式图的生成问题。
计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.掌握8位补码加/减法运算器的设计方法。
4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。
（3）测试通过后，封装成一个芯片。
2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。
（2）给DR1存入55H，检查数据是否存入，请说明检查方法。
（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。
（2）实验完毕，写出实验报告，内容如下：①实验目的。
②实验电路图。
③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。
表中的序号表示各控制信号之间的时序关系。
要求一个控制任务填一张表，并可用文字对有关内容进行说明。
⑤实验体会与小结。
四、实验预习内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA），如表1：法又可以实现减法，所以使用了一个M输入来进行方式控制加减。
计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.掌握8位补码加/减法运算器的设计方法。
4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。
（3）测试通过后，封装成一个芯片。
2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。
（2）给DR1存入55H，检查数据是否存入，请说明检查方法。
（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。
（2）实验完毕，写出实验报告，内容如下：①实验目的。
②实验电路图。
③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。
表中的序号表示各控制信号之间的时序关系。
要求一个控制任务填一张表，并可用文字对有关内容进行说明。
⑤实验体会与小结。
四、实验预习内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA），如表1：表1-一位全加器（FA）电路的输入输出信号说明然后以此基础上实现八位补码加/减法器的设计，考虑到实现所需既可以实现加法又可以实现减法，所以使用了一个M输入来进行方式控制加减。
实验报告一、实验名称运算器实验—算术逻辑运算实验二、实验目的1、了解运算器的组成原理。
2、掌握运算器的工作原理。
3、掌握简单运算器的数据传送通路。
4、验证运算功能发生器（74LS181）的组合功能。
三、实验设备TDN-CM++计算机组成原理教学实验系统一套，导线若干。
四、实验原理实验中所用的运算器数据通路如图1-1所示。
其中两片74LSl81以串行方式构成8位字长的ALU，ALU的输出经过一个三态门(74LS245)和数据总线相连。
三态门由ALU-R控制，控制运算器运算的结果能否送往总线，低电平有效。
为实现双操作数的运算，ALU的两个数据输入端分别由二个锁存器DR1、DR2（由74LS273实现)锁存数据。
要将数据总线上的数据锁存到DRl、DR2中，锁存器的控制端LDDR1和DDR2必须为高电平，同时由T4脉冲到来。
数据开关(“INPUT DEVICE")用来给出参与运算的数据，经过三态(74LS245）后送入数据总线，三态门由SW—B控制，低电平有效。
数据显示灯(“BUS UNIT")已和数据总线相连，用来显示数据总线上的内容。
图中已将用户需要连接的控制信号用圆圈标明(其他实验相同，不再说明)，其中除T4为脉冲信号外，其它均为电平信号。
由于实验电路中的时序信号均已连至“W／R UNIT”的相应时序信号引出端，因此，在进行实验时，只需将“W ／R UNIT"的T4接至“STATE UNIT”的微动开关KK2的输入端，按动微动开关，即可获得实验所需的单脉冲。
ALU运算所需的电平控制信号S3、S2、S1、S0 、Cn、M、LDDRl、LDDR2、ALU-B、SW-B均由“SWITCH UNIT ”中的二进制数据开关来模拟，其中Cn、ALU—B、SW一B为低电平有效LDDR1、LDDR2为高电平有效。
对单总线数据通路，需要分时共享总线，每一时刻只能由一组数据送往总线。
五、实验内容1．输入数据通过三态门74LS245后送往数据总线，在数据显示灯和数码显示管LED上显示。
本实验涉及的电路全部依据下图实验一算术逻辑单元１.实验目的(1)掌握运算器的工作原理。
(2)验证运算器的功能２.实验要求(1)基本要求设计一个8位的算术逻辑单元，满足以下要求。
8位算术逻辑单元能够进行下列运算：加法、减法、与、传递。
用2位操作码进行控制，控制方式如下表所示。
运算操作码运算00 result ←A+B01 result ←A-B10 result ←A and B11 result ←B②运算器输出标志位Flags：当运算结果为0时，Flags=1，否则为0；传送操作保持Flags 不变。
实验二累加器与运算器的集成１.实验目的（1）了解累加器的用途。
（2）掌握将电路模块集成在一起的设计方法。
２.实验要求组，满足以下要求：①设计一个8位的累加器ACC，控制信号有异步复位信号reset和脉冲信号load_ACC②当复位信号reset=0时，将累加器ACC清零。
当load_ACC信号为上升沿时累加器接受数据。
③单独设计累加器，调试通过后再与实验1的运算器集成在一起。
④为观察仿真结果，在总模块中将累加器ACC的输出作为外部输出。
说明：仿真时要考虑输入数据、运算、累加器接受数据的时间先后顺序。
实验三寄存器组３.实验目的（1）了解寄存器组的用途及对CPU的重要性。
（2）掌握寄存器组的设计方法。
４.实验要求设计一个寄存器组，满足以下要求：①寄存器组中包括1个8位的PC寄存器（脉冲信号load_PC）和1个8位的MDR寄存器（脉冲信号load_MDR）、1个8位的MAR寄存器（脉冲信号load_MAR）、1个8位的IR寄存器（脉冲信号load_IR），每个寄存器都有异步复位信号reset和脉冲信号。
除MDR寄存器和PC寄存器外，其他寄存器可以直接使用实验1 的累加器器件。
②对于PC寄存器还有一个控制信号INC_PC，当脉冲信号有效时，若INC_PC=1则寄存器自动加1, 若INC_PC=0则寄存器接受数据。
算术逻辑运算实验实验目的：（1）了解运算器的组成与结构。
（2）掌握运算器的工作原理。
（3）学习运算器的设计方法。
（4）掌握简单运算器的数据传输通路。
（5）验证运算功能发生器74LS181的组合功能。
实验仪器设备：TDN-CM+或者TDN-CM++教学试验系统一套和导线若干。
实验原理：图1 运算器通路图运算器数据通路图如图1。
图中运算器主要由两片74LS181(功能见表1)芯片并/串形式构成，实现数据的运算，是运算器核心部件为。
图中是8位字长的运算器，其中左边为高4位，右边为低4位。
低位片的进位输出端Cn+4与高位的Cn相连，使进位可以输入高位片。
数据存储由DR1与DR2两个寄存器分别寄存，由锁存器74LS273实现。
高电平有效。
其控制端分别为LDDR1与LDDR2。
当T4脉冲到达时总线上的数据就被锁存进DR1与DR2中。
数据输出是在输出端连接一个三态门（用74LS245实现），当三态门控制端ALU-B为低电平的时候，运算结果即可以输出到总线。
否则为高阻态。
数据输入（实验板上INPUT DEVICE部分）用以给出参与运算的数据。
由一个三态门（74LS245）控制输入。
输入开关经三态门与内总线相连，当其控制信号SW-B为低电平的时，数据通过三态门送入内总线。
T4为脉冲信号，需要连接到“STATE UNIT”单元中的微动开关KK2。
S3、S2、S1、S0、Cn、M、LDDR1、LDDR2、ALU-B、SW-B各电平控制信号使用“SWITCH UNIT”单元中的二进制数据开关模拟，其中Cn、ALU-B、SW-B为低电平有效，LDDR1、LDDR2为高电平有效。
对于单总线的数据通路，实验时要分时控制总线，即当数据输入时（DR1、与DR2工作寄存器送入数据时），数据开关三态门打开（SW-B=0），同时保证运算输出三态门关闭（ALU-B=1）；同样，当输出结果至总线时，数据输出三态门处于打开（ALU-B=0），同时保证数据输入三态门处于关闭（SW-B=1）状态。
