考虑NMOS、PMOS不同点之后的逻辑门电路
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中文题目：
考虑NMOS、PMOS不同点后的逻辑门电路
姓名*******************
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学院光电信息学院
专业信息显示与光电技术
指导教师张鹰
2010年3月26 日
摘要
数字逻辑设计这本书中没有对PMOS、NMOS晶体管加以区分。
在实际的生产中，PMOS、NMOS有不同点的，这些不同点会影响数字电路设计的准确性，比较PMOS、NMOS的不同点，对数字电路的设计的延迟时间、集成度有更深入的理解。
关键字：PMOS、NMOS、n输入的逻辑门、延迟时间、逻辑面积
考虑NMOS、PMOS不同点后的逻辑门电路
在集成度不够高的情况下，由于电子与空穴迁移率的差别，具有相同驱动能力的PMOS的器件的面积可能是NMOS的2~3倍，器件的面积会影响到“导通”电阻、输入输出的电容。
“导通”电阻、输入输出电容会影响电路的延迟时间。
数字电路存在延迟时间，是因为数字逻辑设计采用的是晶体管电路，例如TTL、CMOS，晶体管中存在结电容，电容的电压具有连续性，所以变化不是瞬间完成的，而是经过一段时间后才会完成充放电。
这种电容的充放电引起的时间延迟，只有电路存在动态变化的信号时，才会出现。
现在我们了解到MOS管的n型和p型相同面积下的“导通”电阻不同，电阻的不同，与晶体管的面积相关，那么电容也就不同，我们在第三章学习时，假设n型与p型相同面积下的电阻是相同的，得道了n输入的“与非门”的延迟时间为：4*N^2+N+1，如果考虑n 型与p型的不同点，延迟时间的计算公式，会做相应的修改。
考虑到PMOS、NMOS晶体管的不同点，我们现在重新讨论一个N输入的“与非门”、一个N输入的“或非门”。
现在假设N输入的“与非门”没有应用“对偶关系”转化的逻辑电路，逻辑电路图见图一，假设电路要求满足最小的驱动能力，PMOS器件面积是NMOS器件面积的2倍,当NMOS的输入电容是“1”
时，PMOS的输入电容是“2”，那么输出电容就是输入电容的2倍。
图一
Cin=N+2；Cout=4*N^2+2*N; T=4*N^2+3*N+2 N输入的“或非门”逻辑电路图，见图二，
图二
Cin=2*N+1；Cout=8*N^2-2*N; T=8*N^2+1
经过分析得出“与非”、“或非”电路的延迟时间不相同，f=T(or)-T(and)=4*n^2-3*n-1，n>=2,对f求导，得到：8*n-3，所以f 函数“单调递增”，就是T(or)>T(and)。
总结
在经过上面的分析，修正了延迟时间的计算公式，了解到“与非”、“或非”电路的延迟时间不再相同，“或非”电路的延迟时间大于“与非”的延迟时间。
“与非”、“或非”都是基础的逻辑门，所以在数字设计时，应该用对偶关系将电路进行转换，电路中能够采用“与非”门表示时，尽量采用“与非门”为基本逻辑门，这样可以减少延迟时间，提高电路的性能。
参考文献：
【1】（美）John F.Wakerly著，林生，葛红，金林京翻译，《数字设计原理与实践（原书第四版）》，机械工业出版社。
【2】张鹰老师制作，《数字设计原理与实践》课程PPT。
【3】网络资源，关于模拟信号和数字信号的理解。
