第12章 时序逻辑电路

第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。

2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。

3．用来累计和寄存输入脉冲个数的电路称为。

4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。

、5．、寄存器的作用是用于、、数码指令等信息。

6．按计数过程中数值的增减来分，可将计数器分为为、和三种。

二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。

A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。

2．下列电路不属于时序逻辑电路的是。

A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。

3．下列逻辑电路不具有记忆功能的是。

A、译码器；B、RS触发器；C、寄存器；D、计数器。

4．时序逻辑电路特点中，下列叙述正确的是。

A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。

5．具有记忆功能的逻辑电路是。

A、加法器；B、显示器；C、译码器；D、计数器。

6．数码寄存器采用的输入输出方式为。

A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。

三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。

( )2．构成计数电路的器件必须有记忆能力。

( )3．移位寄存器只能串行输出。

( )4．移位寄存器就是数码寄存器，它们没有区别。

( )5．同步时序电路的工作速度高于异步时序电路。

( )6．移位寄存器有接收、暂存、清除和数码移位等作用。

（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。

第六章时序逻辑电路典型例题分析第一部分：例题剖析触发器分析例1在教材图6.1所示的基本RS触发器电路中，若⎺R、⎺S 的波形如图P6.1（a）和（b），试分别画出对应的Q和⎺Q端的波形。

解：基本RS触发器，当⎺R、⎺S同时为0时，输出端Q、⎺Q均为1，当⎺R=0、⎺S=1时，输出端Q为0、⎺Q为1，当⎺R=⎺S=1时，输出保持原态不变，当⎺R=1、⎺S=0时，输出端Q为1、⎺Q为0，根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。

需要注意的是，图（a）中，当⎺R、⎺S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。

例2 在教材图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和⎺Q端的波形。

解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（⎺R=1）、S=1（⎺S=0），输出端Q为1、⎺Q为0；R=1（⎺R=0）、S=0（⎺S=1）输出端Q为0、⎺Q为1；当E=0时，输出保持原态不变。

输出端波形见答图P6.2。

例3在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。

解：D锁存器，当E=1时，实现D锁存器功能，即：Q n+1=D，当E=0时，输出保持原态不变。

输出端波形见答图P6.3。

例4在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。

设触发器的初始状态均为0。

解：图中各电路为具有异步控制信号的边沿触发器。

图（a）为边沿D触发器，CP上升沿触发，Q1n+1= A，异步控制端S D接信号C（R D=0），当C=1时，触发器被异步置位，输出Q n+1=1 ；图（b）为边沿JK触发器，CP上升沿触发，Q2n+1= A⎺Q2n +⎺BQ2n，异步控制端⎺R D接信号C（⎺S D =1），当C=0时，触发器被异步复位，输出Q n+1=0；图（c）为边沿D触发器，CP下降沿触发，Q3n+1= A，异步控制端⎺S D接信号C（⎺R D =1），当C=0时，触发器被异步置位，输出Q n+1=1；图（d）为边沿JK触发器，CP下降沿触发，Q4n+1= A⎺Q4n +⎺BQ4n，异步控制端R D接信号C（S D =0），当C=1时，触发器被异步复位，输出Q n+1=0。

时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。

在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。

时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。

触发器是一种存储元件，可以存储一个二进制位的状态。

组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。

通过这种方式，时序电路可以实现复杂的逻辑功能。

为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。

状态图（State Diagram）是时序电路的一种图形表示方法。

它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。

每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。

状态图可以直观地描述时序电路的逻辑功能。

状态表（State Table）是时序电路的一种表格表示方法。

它列出了电路的每个状态和每个状态下的输出。

状态表通常包括当前状态、下一个状态和输出信号等列。

状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。

状态方程（State Equation）是时序电路的一种数学描述方法。

它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。

状态方程可以使用逻辑门的真值表或卡诺图来推导得到。

在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。

输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。

2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。

内部状态可以是一个或多个触发器的组合。

3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。

输出信号可以是一个或多个逻辑电平。

4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。

第9章节后检验题解析第182页检验题解答：1、基本的逻辑运算有“与”运算、“或”运算和“非”运算。

异或门的功能是“相同出0，相异出1”；同或门的功能是“相同出1，相异出0”。

同或门是异或门的反。

2、常用复合门有与非门、或非门、与或非门、同或门、异或门等。

功能略。

3、通常集成电路可分为TTL 和CMOS 两大类，它们使用时注意的事项不同，参看教材。

4、在结构上，OC 门没有图腾结构的TTL 与非门中的T 3和T 4组成的射极跟随器，T 5的集电极是开路的。

图腾结构的TTL 与非门的输出是推挽输出，输出电阻都很小，不允许将两个普遍TTL 门的输出端直接连接在一起。

但是OC 门和输出端可以直接并接在一起，从而可实现“线与”的逻辑功能。

5、普通的TTL 与非门有两个输出状态，即逻辑0或逻辑1，这两个状态都是低阻输出。

三态门除具有这两个状态外，还有高阻输出的第三态，高阻态下三态门的输出端相当于和其它电路断开。

三态门广泛应用在计算机系统中，主要用途是构成数据总线。

6、CMOS 传输门不但可以实现数据的双向传输，经改进后也可以组成单向传输数据的传输门，利用单向传输门还可以构成传送数据的总线，当传输门的控制信号由一个非门的输入和输出来提供时，又可构成一个模拟开关。

7、TTL 门集成与非门多余的输入端可以悬空（但不能带开路长线）、接高电平、并接到一个已被使用的输入端上等。

CMOS 集成门多余不用的输入端不能悬空，应根据需要接地或接高电平。

8、普通TTL 门电路的电源电压应满足5V ±0.5V 的要求；几个输入端引脚可以并联连接。

同一芯片上的CMOS 门，在输入相同时，输出端可以并联使用（目的是增大驱动能力），否则，输出端不允许并联使用。

第193页检验题解答：1、完成下列数制的转换（1）（256）10＝（100000000）2＝（100）16（2）（B7）16＝（10110111）2＝（183）10（3）（10110001）2＝（B1）16＝（261）82、用真值表证明B A B A +=•A BB A • B A + 0 01 1 0 11 1 1 01 1 1 1 0 03、将)(C B C B A B A F ++=写成为最小项表达式。

电子设计中的时序逻辑设计时序逻辑设计是电子设计中非常重要的一个部分，它主要涉及到在数字电路中对信号的时序进行控制和调整，以确保电路能够按照预定的顺序正确地工作。

在电子设备中，时序逻辑设计直接影响着整个系统的性能、稳定性和功耗等方面。

首先，时序逻辑设计需要考虑时钟信号的控制。

时钟信号是数字系统中非常关键的一个信号，它提供了同步的时序参考，确保各个部分能够同时工作。

在时序逻辑设计中，需要合理地设置时钟信号的频率、相位和占空比等参数，以保证整个系统的稳定性和可靠性。

其次，时序逻辑设计还涉及到时钟域的概念。

数字系统中的不同部分可能工作在不同的时钟频率下，这就涉及到时钟域之间的数据传输和同步。

在时序逻辑设计中，需要考虑时钟域之间的同步问题，采取合适的方法来确保数据的正确传输和处理。

此外，时序逻辑设计还需要考虑信号的延迟和时序约束。

在数字系统中，信号的传输会存在一定的延迟，这可能会导致时序不一致的问题。

因此，在时序逻辑设计中，需要对信号的延迟进行分析和优化，以满足系统的时序约束要求，确保数据的正确性和稳定性。

在实际的时序逻辑设计中，通常会采用时序分析工具来辅助设计。

时序分析工具可以帮助设计工程师对时序逻辑进行建模和仿真，提前发现潜在的时序问题，并进行相应的优化。

通过时序分析工具，可以有效地提高设计的可靠性和稳定性。

总的来说，时序逻辑设计在电子设计中具有非常重要的地位，它直接影响着数字系统的性能和稳定性。

设计工程师需要充分理解时序逻辑设计的原理和方法，合理地设计时钟信号控制、时钟域同步和信号延迟等，以确保系统能够按照预期的时序要求正确地工作。

通过良好的时序逻辑设计，可以提高数字系统的性能和可靠性，满足不同应用领域的需求。

思考题与习题题解5-1 填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。

（2）构成一异步n2进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。

计数脉冲输入端相连，高位触发器的CP 端与邻低位Q端相连。

（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。

（4）要组成模15计数器，至少需要采用 4 个触发器。

5-2 判断题（1）异步时序电路的各级触发器类型不同。

（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。

（×）（3）具有N 个独立的状态，计满N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。

（√）（4）计数器的模是指构成计数器的触发器的个数。

（×）5-3 单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。

A.编码器B.译码器C. 数据选择器D. 计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B )。

A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。

A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。

μS μS μS（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。

（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。

（7）一位8421BCD码计数器至少需要（B）个触发器。

5-4 已知图5-62所示单向移位寄存器的CP 及输入波形如图所示，试画出0Q 、1Q 、2Q 、3Q 波形（设各触发初态均为0）。