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VHDL复习资料1、名词解释1、ASIC 专用集成电路2、SOC 单片电子系统3、EDA 电子设计自动化4、FPGA 现场可编程自动化5、CPLD 复杂可编程逻辑器件6、VHDL 非常高速的硬件描述语言7、IP 知识产权核或知识产权模块2、VHDL优点：1、语法比较严谨2、有很好的行为级描述能力和一定的系统级描述能力缺点：1、VHDL代码比较冗长2、对数据类型匹配要求过于严格，初学不方便，编程耗时较多3、对版图级、管子级等底层的描述级别几乎不支持，无法直接用于集成电路的建模3、EDA设计流程1、设计输入1)图形输入：原理图输入、状态图输入和波形图输入2)HDL文本输入：最基本、最有效、最通用的输入方法2、综合综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序3、适配适配器也称结构综合器；将由综合器产生的网标文件配置成最终的下载文件。
如JEDEC、JAM、SOF、POF格式4、时序仿真和功能仿真5、编程下载6、硬件测试4、CPLD和FPGA1、CPLD 基于乘积项的可编程结构不丢失容量小2、FPGA 基于可编程的查找表（RAM）结构丢失容量大3、FPGA典型公司：Xilinx（赛灵思）Altera（阿尔特拉）5、组合电路的VHDL描述基本结构实体（外部可见）：描述外部特性结构体：描述内部特性1、实体表达实体描述的是电路器件的：端口构成、端口类型和端口上流动的信号的属性ENTITY [NAME] ISPORT(Q1：IN STD_LOGIC;Q2：OUT STD_LOGIC_VECTOR (N DOWNTO 0));END;2、实体名3、端口语句和端口信号名4、端口模式5、数据类型：INTEGER类型、BOOLEAN类型、STD_LOGIC类型和BIT类型等6、结构体表达：ARCHITECTURE XX OF [NAME] IS[说明语句]BEGIN[功能描述语句]END;7、复制符号和数据比较符号8、WHEN_ELSE条件信号赋值语句9、关键字10、标识符11、规范的程序书写格式12、文件取名和存盘6、STD_LOGIC数据类型定义语句：‘0’表示强逻辑0，’1’表示强逻辑1，’Z’表示高阻态7、设计库和标准程序包WORK 工作区库：IEEE.包：STD_LOGIC.1164STD_LOGIC_UNSIGNED8、数据对象有三类：信号（SIGNAL）、变量（VARIABLE）和常量（CONSTANT）变量：VARIABLE 变量名：数据类型:= 初始值信号目标信号名<= 表达式AFTER时间量；--AFTER是关键词9、进程语句和顺序语句顺序语句IF_THEN_ELSE_END IF是放在由PROCESS_END PROCESS引导的语句中的进程顺序描述语句：包括IF语句、CASE语句、LOOP语句等结构组成进程跳出语句：包括NEXT语句、EXIT语句，用于控制进程的运行方向进程要点：PROCESS为一无限循环语句十、VHDL文字规则P 322十一、填空题（多数是元件例化）元件例化：八位乘法器library ieee;use ieee.std_logic_1164.all;entity add8 isport(a, b :in std_logic_vector(7 downto 0);sum :out std_logic_vector(8 downto 0));end;architecture xx of add8 iscomponent banjia isport(a,b: in std_logic;c,s :out std_logic);end component;component quanjia isport(a,b,c_1: in std_logic;c,s :out std_logic);end component;signal oc:std_logic_vector(6 downto 0);beginu0: banjia port map(a=>a(0), b=>b(0), c=>oc(0), s=>sum(0));u1: quanjia port map(a=>a(1),b=>b(1),c_1=>oc(0),c=>oc(1),s=>sum(1));u2: quanjia port map(a=>a(2),b=>b(2),c_1=>oc(1),c=>oc(2),s=>sum(2));u3: quanjia port map(a=>a(3),b=>b(3),c_1=>oc(2),c=>oc(3),s=>sum(3));u4: quanjia port map(a=>a(4),b=>b(4),c_1=>oc(3),c=>oc(4),s=>sum(4));u5: quanjia port map(a=>a(5),b=>b(5),c_1=>oc(4),c=>oc(5),s=>sum(5));u6: quanjia port map(a=>a(6),b=>b(6),c_1=>oc(5),c=>oc(6),s=>sum(6));u7: quanjia port map(a=>a(7),b=>b(7),c_1=>oc(6),c=>sum(8),s=>sum(7));end;---*************************--半加器library ieee;use ieee.std_logic_1164.all;entity banjia isport(a,b: in std_logic;c,s :out std_logic);end;architecture xx of banjia isbegins <= a xor b;c <= a and b;end;--********************************--全加器library ieee;use ieee.std_logic_1164.all;entity quanjia isport(a,b,c_1: in std_logic;c,s :out std_logic);end;architecture xx of quanjia isbegins <= a xor b xor c_1;c <= (a and b) or (a and c_1) or (b and c_1);end;十二、编程题1、计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JSQ4 ISPORT(CLK:IN STD_LOGIC;Q :OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END;ARCHITECTURE XX OF JSQ4 ISSIGNAL TQ:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENTQ<= TQ+1;END IF;END PROCESS;Q<=TQ;END2、译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YIMAQI ISPORT(ADDR:IN STD_LOGIC_VECTOR(1 DOWNTO 0)Y :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE XX OF IS YIMAQI ISBEGINY<="1110"WHEN ADDR="00"ELSE"1101"WHEN ADDR="01"ELSE"1011"WHEN ADDR="10"ELSE"0111";END;3、选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XZQ ISPORT(D0,D1,D2,D3:IN STD_LOGIC_VECTOR(7 DOWNTO 0) ADDR :IN STD_LOGIC_VECTOR(1 DOWNTO 0)DATA :OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END;ARCHITECTURE XX OF XZQ ISBEGINDATA<=DO WHEN ADDR="00" ELSED1 WHEN ADDR="01" ELSEDO WHEN ADDR="10" ELSED3;END;。
复习提纲一、绪论和硬件部分：1．明了概念的中英文含义：•EDA(Electronic Design Automation电子设计自动化）•ASIC(Applicaion Specific Integrated Circuit专用集成电路）•CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件•FPGA(Filed Programmable Gate Array)现场可编程门阵列•VHDL（Very-High-Speed Integrated Circuit HardwareDescription Language）•SOC(System on Chip,片上系统)2．可编程逻辑器件的分类、四种PLD的结构特点、MAX7128S内部结构块（了解）、CPLD与FPGA 的区别。
二、软件部分：EDA设计流程•1、设计输入•2、设计实现•3、器件编程•4、设计校验功能仿真和时序仿真区别对MAXPLUS2的设计中的问题在实验中有深入理解，比如程序纠错、仿真波形理解和绘制三、VHDL语言部分：1.VHDL的基本组成实体：实体名、端口名称、端口方向；结构体：3种描述方式和3种子结构；时延类型和区别库：库的分类、常用库包：了解常用的包配置：了解。
2.VHDL的对象掌握常量、变量、信号的使用场合和注意点；信号和变量的区别。
3.VHDL的数据类型理解各种数据类型的定义；掌握自定义数据类型。
4.熟练运用VHDL的运算操作符5.VHDL的词法单元：数字、字符、字符串、位串6.VHDL的描述语句掌握：信号代入、变量赋值语句、If语句、Case语句、Loop语句；进程语句、块语句、并行信号代入、元件例化语句、生成语句；7.掌握基本逻辑电路的设计；并画出波形图，在电路和程序之间可以相互理解转换；8.状态机：分类、原理、编程方法9.实验中出现的错误的判断和改错。
VHDL 改错题VHDL复习一．改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：●CASE sel IS●WHEN“00”=>q<=a；●WHEN“01”=>q<=b；●WHEN“10”=>q<=c；●WHEN“11”=>q<=d；●END CASE；●答案：CASE语句缺“WHEN OTHERS”语句。
2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC 类型的输入端口，请判断下面给出的程序片段：●LIBRARY IEEE；●USE IEEE.STD_LOGIC_1164.ALL；●ENTITY add IS●PORT（data_in1, data_in2：IN INTEGER；●data_out：OUT INTEGER）；●END add；●ARCHTECTURE add_arch OF add IS●CONSTANT a:INTEGER<=2；●BEGIN●data_out<=( data_in1+ data_in2) * a；●END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。
3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：●ARCHITECTURE test_arch OF test IS●BEGIN●SIGNAL B：STD_LOGIC；●Q<= B；END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。
第一章VHDL程序基本结构例1 一个2输入的与门的逻辑描述LIBRARY ieee; --库说明语句USE ieee.std_logic_1164.ALL; --程序包说明语句ENTITY and2 ISPORT(a,b : IN STD_LOGIC;y : OUT STD_LOGIC);END and2;ARCHITECTURE and2x OF and2 ISBEGINy<=a AND b;END and2x;端口说明的一般格式为：PORT（端口名{，端口名}：端口模式数据类型；端口名{，端口名}：端口模式数据类型）；PORT (a,b : IN STD_LOGIC;y : OUT STD_LOGIC);端口名是赋于每个外部引脚的名字，名字的含义要与惯例接轨，如D开头的端口名表示数据，A开头的端口名表示地址等。
端口名通常用几个英文字母或一个英文字母加数字表示。
下面是合法的端口名：CLK，RESET，A0，D3端口模式用来说明数据传输通过该端口的方向。
端口模式有以下几类：IN（输入）：仅允许数据流进入端口。
主要用于时钟输入、控制输入、单向数据输入。
OUT（输出）：仅允许数据流由实体内部流出端口。
该模式通常用于终端计数一类的输出，不能用于反馈。
第二章短标识符规则：短标识符由字母、数字以及下划线字符组成，且具有以下特征要求：●第一个字符必须是字母；●最后一个字符不能是下划线；●不允许连续两个下划线；●在标识符中大、小写字母是等效的。
●VHDL中的注释文字一律为2个连续的连接线“--”，可以出现在任一语句后面，也可以出现在独立行；●VHDL的保留字（关键字）不能用于标识符；扩展标识符规则：扩展标识符是VHDL’93版增加的标识符书写规则：(1) 扩展标识符用反斜杠来定界。
例如：\multi_screens\，\eda_centrol\等都是合法的扩展标识符。
(2) 允许包含图形符号、空格符。
例如：\mode A, \$100\, \p%name\等。
VHDL简答题总结第一篇：VHDL简答题总结数据BIT与STD_LOGIC的区别？Bit只是一个逻辑型变量，只能存在“0”和“1”，不存在不定状态和高阻态STD_LOGIC存在U初始值，X不定，0,1，Z高阻W弱信号不定，L弱信号1，H弱信号0,-不可能情况 2 信号和变量的异同？延时：变量无延时信号有延时位置：变量在PROCESS 信号ARCHITECTUUE SIGNAL BEGIN信号可以是全局量，只要在构造体中已定义，那么构造体内的所有地方都可以使用；变量是局部量，只能在进程、子程序中定义和使用。
如果将结果带出外部，则必须将变量付给一个信号量才行。
3 VHDL基本顺序和并行语句有哪些？顺序描述语句：WAIT语句，断言语句，信号带入语句，变量赋值语句，IF语句，CASE语句，LOOP语句，NEXT语句，EXIT语句，进程调用语句，NULL语句并行语句：进程语句，并发信号带入语句，条件信号带入语句，选择信号带入语句，并发调用语句，块语句4 利用VHDL进行硬件设计的流程？规格设计——行为级描述——行为级仿真——RTL级描述——RTL级仿真——逻辑综合优化——门及仿真，定时检查——输出门级网络表 5 基本硬件描述语言有哪些？VHDL和Verilog HDL 及日本电子振兴协会开发的UDL/I语言6 VHDL所包含库的种类有哪些？IEEE库STD库是VHDL的标准配置ASIC逻辑门库WORK库现行作业库 7 IEEE库中所包含基本类型转换函数有那些？STD_LOGIC_1164包集合TO_STDLOGICVECTOR(A)由BIT_VECTOR变换为STD_LOGIC_VECTOR TO_BITVECTOR(A)由STD_LOGIC_VECTOR转换为BIT_VECTOR TO_STDLOGIC（A）由BIT转换为STD_LOGIC TO_BIT(A)由STD_LOGIC转换为BIT STD_LOGIC_ARITH包集合CONV_STD_LOGIC_VECTOR（A，位长）由INTEGER、UNSIGNED、SIGNED转变为STD_LOGIC_VECTOR CON_INTEGER （A）由UNSIGNED、SIGNED转变为INTEGER STD_LOGIC_UNSIGNED包集合CONV_INTEGER（A）由STD_LOGIC_VECTOR转变为INTEGER 8 简述基本的VHDL的程序结构有那些？一个完整的VHDL程序包含实体（ENTITY），构造体（ARCHITECTURE），配置（CONFIGURATION），包集合（PACKAGE），库（LIBRARY）9 VHDL程序包含程序子结构有那些？子程序是一个VHDL程序模块，这个模块利用顺序语句来定义和完成算法，因此只能使用顺序语句。
vhdl期末考试试题及答案VHDL期末考试试题及答案1. 简答题- 简述VHDL的用途。
- VHDL中并行语句和顺序语句的区别是什么？2. 填空题- VHDL中的_________语句用于定义信号的初始值。
- 在VHDL中，_________用于描述硬件的并行结构。
3. 选择题- 下列哪个关键字用于定义VHDL实体？A. entityB. architectureC. signalD. process- 正确答案：A4. 编程题- 编写一个VHDL程序，实现一个简单的二进制计数器。
```vhdllibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity Bin_Counter isPort ( clk : in STD_LOGIC;reset : in STD_LOGIC;count : out STD_LOGIC_VECTOR(3 downto 0)); end Bin_Counter;architecture Behavioral of Bin_Counter isbeginprocess(clk, reset)beginif reset = '1' thencount <= "0000";elsif rising_edge(clk) thencount <= count + 1;end if;end process;end Behavioral;```5. 分析题- 分析以下VHDL代码段的功能，并解释其中的逻辑。
```vhdlarchitecture Behavioral of Logic_Circuit issignal a, b, c : STD_LOGIC;beginprocess(a, b, c)beginif a = '1' and b = '0' and c = '1' thenoutput <= '1';elseoutput <= '0';end if;end process;end Behavioral;```答案1. 简答题- VHDL是一种硬件描述语言，用于设计和模拟数字系统。
貌似学弟们对HDL有很多疑问，很多问题都是我当时也迷惑过的。
希望能给写帮助。
1 HDL 是硬件描述语言，C语言的那套理论可以借鉴，尤其是针对verilog,但是大家考的只是VHDL，有较多的不同；2 HDL的理解可分为仿真和综合，一定要分开来对待。
因为二者往往不一致，很多例子，相信大家都知道了。
仿真的时候你可以用C语言那套顺序执行的理论来分析，查查什么是事件队列，你就可以把信号的来回变化分析得很透彻；3 但是，分析得太透彻也没什么用。
考试的时候不会纠结于让你去分析一个本身就乱七八遭的代码，那样老师也太没水平了；4 所以在复习的时候，那些函数的类型属性、值属性没必要每一个都弄得很透彻，VHDL中一大堆的语法大部分都是没什么用的！而且多数是不可以综合的，个人认为，只需要把可综合的东西分析清楚（具体找个代码来看看，比如quartus自带的模板）。
不过呢，仿真也必定会考个大题，至少wait, I/O读写，after,时钟的生成要能不看书写出来。
5 考试的时候必要的代码模板一定要有，但不能贪多，常见的比如计数器、状态机（不同结构的，比如三段式），随机存储器，多路选择器等要有。
这样就用不着来回翻书；6 同时，请相信，用很简单的关键字就可以写出可以用的代码，但使用的代码大多都是可以配置的，所以懂得层次化的声明，FOR循环，参数化处理也要有模板；7 紧密结合硬件，VHDL只不过是一个桥梁，搭建起程序和硬件实现的桥梁。
对哪些代码可综合，哪些只用于仿真要胸有成竹。
不要过分追求语法细节，力求简洁明了的语句解决实际问题。
8 把问题分析清楚了，再开始写代码，尤其是面对状态机的时候。
我是A卷一.填空1.VHDL程序由哪5个部分组成2.VHDL程序主要由哪2个部分组成3.子程序由哪些部分组成4.给个entity,让你把in,out这种填一下5.0,1,X,Z,U,-等信号的意义6.语句由顺序和并发语句组成其他不记得了...大家补充....二.选择1.block块内语句是并发执行的.2.一个信号被重新赋值,但是没有发生改变,s'active为ture,s'event为false其他不记得了...大家补充~三.简答题巴西人那本书的第4章课后习题前两题四.程序题1.一段程序,说明功能,画出电路实现是一个多路选择器+移位寄存器...程序很好懂2.题目要求同1.程序稍微复杂,用到些映射,port map等,但是还是比较好懂电路实现功能貌似和1也是一样的...不知道对不对...3.一段程序,用到状态机,让你画出状态机的图,同时说明程序作用3个状态,图比较好画,entity的名字是什么ram,程序应该就是控制ram读写的模块.4.一段文字描述,要求了几个功能,要求写一段代码.不是很难.5.给出时序图,clk,q0,q1是输入信号,out是输出信号,要用代码实现这样的时序图.这个不难.关键要写个测试模块test_bench...好象是紫皮书的第8章...这个比较恶...整套卷子做下来,感觉难度不算很大,但是做的还不是很顺手...最可恶的是A卷有段程序没有...第2段程序缺了很重要的两段.浪费了我不少时间...郁闷...水平比较菜,写的不对的地方还请大牛指正:)--好象小朋友们都很迷茫不知道会考什么（好吧我当年也不知道要考什么）这里仅按去年的卷子（理论上今年也应该类似）的出题思路简单说一下吧考试主要还是考VHDL语言相关的东西 FPGA/CPLD之类的器件上的东西很少（印象中10分左右十道判断OR选择题）语言部分和以前考 C/C++差不多看代码写代码之类的好象还有改错（好像~~~~）平时实验都是自己做的肯定OK我们那年考的时候很多代码绿皮书上可以找到的大概改下就能用此外语言这块很重要的一个点就是信号和变量的区分~ 绿皮书上有表格总结的很精髓还有什么什么可综合什么不可综合之类的~FPGA/CPLD 等器件的不记得什么了印象中当年打了 20+元的资料（考完了~版上免费叫卖~居然没人甩我~~-_-!）但最后有用的不超过 1块钱~~~-_-!!!FPGA/CPLD的区别应该是必考的别的~ 都不怎么记得了抓大放小本来就没几分还能蒙~~~（平时少占座~RP肯定OK~ 囧~ ~ ）另外推荐 COYBOY大~ 367天前的一贴/bbscon?board=EE&file=M.1231685093.A&num=5168PS：说句和考试无关的~HDL 这东西~ 大家以后做硬件设计总会打交道的~只要牢记你拿HDL 是在画电路而不是在写C代码~~ 对所有你写下的HDL代码所综合出来的东西（可综合部分）能了然于胸~ 这东西就没什么问题了说到底 VHDL 就是一工具~~~而已--回忆顺序和卷面顺序是倒着的，记住的不太多，记住的也不一定对。
习题3、1比较常用硬件描述语言VHDL、Verilog与ABEL语言得优劣。
1、VHDL:描述语言层次较高,不易控制底层电路,因而对综合器得性能要求较高。
有多种EDA 工具选择,已成为IEEE标准。
应用VHDL进行工程设计得优点就是多方面得,具体如下:(1) 与其她得硬件描述语言相比,VHDL具有更强得行为描述能力。
(2) VHDL具有丰富得仿真语句与库函数,使得在任何大系统得设计早期,就能查验设计系统得功能可行性,随时可对系统进行仿真模拟,使设计者对整个工程得结构与功能可行性做出判断。
(3) VHDL语句得行为描述能力与程序结构,决定了它具有支持大规模设计得分解与已有设计得再利用功能。
(4) 用VHDL完成一个确定得设计,可以利用EDA工具进行逻辑综合与优化,并自动把VHDL 描述设计转变成门级网表(根据不同得实现芯片)。
(5) VHDL对设计得描述具有相对独立性。
(6) VHDL具有类属描述语句与子程序调用等功能,对于完成得设计,在不改变源程序得条件下,只需改变类属参量或函数,就能轻易地改变设计得规模与结构。
2、Verilog:设计者需要了解电路得结构细节,对综合器得性能要求较低。
有多种EDA工具选择,已成为IEEE标准。
3、ABEL: 设计者需要了解电路得结构细节,对综合器得性能要求较低。
支持ABEL得综合器只有一家,ABEL正朝国际化标准努力。
3、2 VHDL程序一般包括几个组成部分？每部分得作用就是什么？(1)三个基本组成部分:库、程序包使用说明,实体描述与实体对应得结构体描述。
(2)库、程序包使用说明:用于打开调用本设计实体将用到得库、程序包实体描述:用于描述该设计实体与外界得接口信号说明结构体描述:用于描述该设计实体内部得组成及内部工作得逻辑关系结构体配置语句主要用于层次化得方式对特定得设计实体进行元件得例化,或就是为实体选定某个特定得结构体3、3 VHDL语言中数据对象有几种？各种数据对象得作用范围如何？各种数据对象得实际物理含义就是什么？(1)数据对象有三种:变量、常量、信号(2)常量得作用范围取决于其所定义得位置。
一、名词解释1. VHDL（Very high speed intergated circuit Hardware Description Language）:非常高速集成电路的硬件描述语言。
2.实体说明：用来描述电路器件的外部情况及各信号端口的基本性质。
3.结构体:通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。
4.类属表:用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。
最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。
5.数据对象:数据对象是数据类型的载体，共有三种形式的对象：Constant （常量）、Variable（变量）、Signal（信号）。
6.并行语句:并行语句有五种类型，可以把它们看成结构体的五种子结构。
这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。
五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。
7.程序包:程序包可定义一些公用的子程序、常量以及自定义数据类型等。
各种VHDL编译系统都含有多个标准程序包，如Std-Logic-1164和Standard程序包。
用户也可已自行设计程序包。
程序包由两个独立的单元组成：程序包声明单元和程序包体单元构成。
二、写出下列缩写的中文（或者英文）含义1.ASIC 专用集成电路2.FPGA 现场可编程门阵列3.IP 知识产权核（软件包）4.JTAG 联合测试行动小组5.VHDL 超高速集成电路硬件描述语言6.FPGA 现场可编程门阵列7.RTL 寄存器传输级8.SOPC 可编程片上系统EAB 嵌入式阵列块HDL 硬件描述语言9.LPM 参数可定制宏模块库10.RTL 寄存器传输级11.UART 串口（通用异步收发器）12.ISP 在系统编程13.IEEE 电子电气工程师协会14.ASIC 专用集成电路B 逻辑阵列块16.IP核：是指完成某种功能的设计模块。
