FPGA通信设计基础_第四章_ModelSim使用

Modelsim 使用简明指南1 前言作为一种简单易用，功能强大的逻辑仿真工具，Modelsim 具有广泛的应用。

这里对ModelSim 作一个入门性的简单介绍。

首先介绍ModelSim 的代码仿真，然后介绍门级仿真和时序验证。

和时序验证。

2 代码仿真在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。

这时，仿真的对象为HDL 代码，比较直观，速度比较快，可以进行与软件相类似的多种手段的调试（如单步执行等）。

在设计的最初阶段发现问题，在设计的最初阶段发现问题，可以节省大量的精力。

可以节省大量的精力。

2.1 代码仿真需要的文件1．设计HDL 源代码：源代码：新建一个“文本文档”文件，在记事本中输入HDL 源代码，使用V erilog 语言编程。

语言编程。

2．测试激励代码：．测试激励代码：在同一个文件中，根据设计要求输入/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。

有很大的灵活性。

3．保存该文件后退出，然后重命名该文件，．保存该文件后退出，然后重命名该文件，使该文件后缀名由使该文件后缀名由.txt 变为.v 。

如：t81.v 。

4. 该文件保存在你所建立的工作目录中，如：D\VLSItext\t1如果要修改该文件，仍然可以选择用仍然可以选择用记事本记事本打开编辑再保存，记事本相当于是一源代码输入软件。

输入软件。

注：所有的文件名及目录名均要求是英文，无中文字符。

2.2 代码仿真步骤1．建立工程：在ModelSim 中建立Project 。

如图2.1所示，点击File ðNew ðProject ，得到Creata Project 的弹出窗口，如图2.2所示。

在Project Name 栏中填写你的项目名字，建议和你的顶层文件名字一致，如t81。

Project Location 是你的项目目录，你可通过Brose 按钮来选择或改变，建议项目目录选择为你所保存源代码的目录，如：D\VLSItext\t1。

ModelSim
在105的xterm中输入命令：vsim & 即启动ModelSim. 然后点击界面上方的File——New——Project，出现如下界面：
在Project Name中输入想要建立的工程的名字，在Project Location中输入想要建立工程的路径，其他都是默认值即可，填好后点击OK.出现如下界面：
如果想填入已经写好的代码，则点击Add Existing File，找到文件路径进行添加，设置好文件格式(.v文件选择Verilog，.txt文件选择Text)，点击OK则添加完毕。

如果想要重新写代码，则点击Creat New File,写好代码后保存即可。

把文件添加到工程后，点击工具栏上方的编译按钮，如下图所示：
编译不成功则改代码中的错误，直到全部编译成功为止。

编译成功后点击编译按钮后面的Simulate按钮：
出现如下对话框，选择Work中的testbench文件，点击OK 即可进行仿真。

然后执行View——Wave，View——Objests，将Objests中想要观察的信号拖进Wave窗口，最后点击运行按钮Run-All(如下图)，
等仿真完毕后按红色的小叉按钮Break来停止仿真。

此时观察Wave窗口即有仿真波形。

ModelSim的简要使用方法在这一章里通过一些课程来简单介绍ModelSim的使用方法，更多的需要在实际应用中熟练和掌握。

第一课Create a Project第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a1．Project,或者选取File\New\Project,然后会打开Create Project对话框。

2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。

3．选取OK,会看到工作区出现Project and Library Tab。

4．下一步是添加包含设计单元的文件，在工作区的Project page 中，点击鼠标右键，选取Add File to Project。

5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。

6．在工作区的Project page中，单击右键，选取Compile All。

7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。

看不到就要把Library的工作域设为work。

8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab,其中显示了counter设计单元的结构。

也可以Design\Load design来导入设计。

到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。

结束仿真选取Design \ End Simulation，结束Project选取File \ Close \ Project。

modelsim使用教程ModelSim是一款常用的硬件描述语言（HDL）仿真工具，本教程将向您介绍如何使用ModelSim进行仿真。

步骤1：安装ModelSim首先，您需要下载和安装ModelSim软件。

在您的电脑上找到安装程序并按照提示进行安装。

步骤2：创建工程打开ModelSim软件，点击"File"菜单中的"New"，然后选择"Project"。

在弹出的对话框中，选择工程的存储位置，并为工程命名。

点击"OK"完成工程创建。

步骤3：添加设计文件在ModelSim的工程窗口中，右键点击"Design"文件夹，选择"Add Existing File"。

然后选择包含您的设计文件的目录，并将其添加到工程中。

步骤4：配置仿真设置在工程窗口中，右键点击"Design"文件夹，选择"Properties"。

在弹出的对话框中，选择"Simulation"选项卡。

在"Top level entity"字段中，选择您的设计的顶层模块。

点击"Apply"和"OK"保存设置。

步骤5：运行仿真在ModelSim的工具栏中，找到"Simulate"按钮，点击并选择"Start Simulation"。

这将打开仿真窗口。

在仿真窗口中，您可以使用不同的命令来控制和观察设计的行为。

步骤6：查看仿真结果您可以在仿真窗口中查看信号波形、调试设计并分析仿真结果。

在仿真窗口的菜单栏中，您可以找到一些常用的查看和分析工具，如波形浏览器、信号分析器等。

步骤7：结束仿真当您完成仿真时，可以选择在仿真窗口的菜单栏中找到"Simulate"按钮，并选择"End Simulation"以结束仿真。

modelsim使用技巧ModelSim是一款常用的仿真工具，用于学习、开发和测试各种数字电路和系统设计。

它提供了大量的功能，可以帮助我们更好地进行仿真、调试和性能优化。

但是，对于初学者来说，熟练使用ModelSim可能需要一些时间和实践。

在本文中，我们将介绍一些ModelSim的使用技巧，以帮助读者更好地掌握这个工具。

一、基本操作1.创建工程在ModelSim中，创建工程是第一步。

可以通过File -> New -> Project来创建一个新的工程。

在工程创建过程中，需要指定工作目录、项目名称和工具链等信息。

在创建工程后，可以右键单击仿真文件夹，并选择添加到工程来添加设计文件。

2.添加仿真文件在ModelSim中，添加仿真文件非常简单。

可以将文件拖放到仿真文件夹、使用File -> Add to Project选项或使用命令行方式添加文件。

一旦添加了仿真文件，可以使用filelist命令查看所有添加的文件。

3.编译设计在ModelSim中，编译由两个阶段组成。

第一阶段称为分析阶段，在此阶段中，设计的各个模块被分析、组合并建立数据结构。

第二阶段称为综合阶段，在此阶段中，数据结构被综合成一个整体，并生成仿真网表。

可以通过compile option来指定编译选项，比如-v库等。

4.运行仿真在ModelSim中，可以通过三种方式来运行仿真。

第一种是在命令行中使用run命令，第二种是通过菜单和工具栏选项来启动仿真，第三种是使用脚本方式启动仿真。

在仿真过程中，可以使用wave、add wave、force、release等命令来控制信号的行为。

二、ModelSim高级技巧1.波形窗口波形窗口是ModelSim中最有用的窗口之一。

可以使用Add Wave按钮打开该窗口。

在波形窗口中，可以查看所有信号的变化情况。

可以使用full view、zoom in、zoom out等选项来放大或缩小波形窗口。

一、简介ModelSim是一款由美国Mentor Graphics公司推出的集成电路仿真软件，广泛应用于数字电路和系统设计领域。

它提供了强大的仿真和验证功能，能够帮助工程师快速高效地进行电路设计与验证工作。

本文将详细介绍ModelSim的使用方法，以帮助读者更好地掌握这一工具的操作技巧。

二、安装与配置1. 下载ModelSim安装包，并解压到指定目录2. 打开终端，进入ModelSim安装目录，执行安装命令3. 安装完成后，配置环境变量，以便在任何目录下都能够调用ModelSim程序4. 打开ModelSim，进行软件注册和授权，确保软件可以正常运行三、工程创建与管理1. 新建工程：在ModelSim主界面点击“File” -> “New” -> “Project”，输入工程名称和存储路径，选择工程类型和目标设备，点击“OK”完成工程创建2. 添加文件：在工程目录下右键点击“Add Existing”，选择要添加的源文件，点击“OK”完成文件添加3. 管理工程：在ModelSim中可以方便地对工程进行管理，包括文件的增删改查以及工程参数的设置等四、代码编写与编辑1. 在ModelSim中支持Verilog、VHDL等多种硬件描述语言的编写和编辑2. 在ModelSim主界面点击“File” -> “New” -> “File”，选择要新建的文件类型和存储位置，输入文件名称，点击“OK”完成文件创建3. 在编辑器中进行代码编写，支持代码高亮、自动缩进、语法检查等功能4. 保存代码并进行语法检查，确保代码符合规范，没有错误五、仿真与调试1. 编译工程：在ModelSim中进行代码编译，生成仿真所需的可执行文件2. 设置仿真参数：在“Simulation”菜单下选择“S tart Simulation”，设置仿真时钟周期、输入信号等参数3. 运行仿真：点击“Run”按钮，ModelSim将开始对设计进行仿真，同时显示波形图和仿真结果4. 调试设计：在仿真过程中，可以通过波形图和仿真控制面板对设计进行调试，查找并解决可能存在的逻辑错误六、波形查看与分析1. 查看波形：在仿真过程中，ModelSim会生成相应的波形文件，用户可以通过“Wave”菜单查看波形并进行波形分析2. 波形操作：支持波形的放大、缩小、平移、选中等操作，方便用户对波形进行分析和观察3. 波形保存：用户可以将波形结果保存为图片或文本文件，以便日后查阅和分析七、性能优化与验证1. 时序优化：在设计仿真过程中，可以通过观察波形和性能分析结果，对设计进行优化，提高设计的时序性能2. 逻辑验证：通过对仿真的结果进行逻辑验证，确保设计符合预期的逻辑功能3. 时序验证：对设计的时序性能进行验证，确保信号传输和时钟同步的正确性八、项目输出与文档整理1. 输出结果：在仿真和验证完成后，可以将仿真结果、波形图和性能分析结果输出为文本文件或图片，方便后续的文档整理和报告撰写2. 结果分析：对仿真结果和验证结果进行详细的分析，确定设计的性能和功能是否符合设计要求3. 文档整理：根据仿真和验证结果，进行文档整理和报告撰写，为后续的设计和优化工作提供参考九、总结与展望ModelSim作为一款专业的集成电路仿真软件，具有着强大的功能和丰富的特性，可以帮助工程师进行电路设计与验证工作。

modelsim使用方法ModelSim 是一种功能强大的硬件描述语言 (HDL) 模拟工具，支持VHDL和Verilog，可用于设计和验证数字系统。

本文将介绍如何使用ModelSim。

**安装 ModelSim****创建项目**在启动 ModelSim 后，首先需要创建一个新的项目。

选择 "File" 菜单，然后选择 "New" -> "Project"。

在打开的对话框中，选择项目的文件夹和项目名称，然后点击 "OK"。

**添加设计文件和测试文件**在项目中，您需要添加设计文件和测试文件。

选择 "Project" 菜单，然后选择 "Add to Project" -> "Add Files". 在打开的对话框中，选择您的设计文件 (VHDL 或 Verilog) 和测试文件，然后点击 "OK"。

**设置仿真**在编译代码之后，下一步是设置仿真选项。

选择 "Simulate" 菜单，然后选择 "Start Simulation"。

在打开的对话框中，选择您的顶层模块。

您还可以选择以 GUI 模式还是批处理模式运行仿真。

在设置仿真之前，您可以添加信号波形文件以在仿真过程中显示波形。

选择 "Simulate" -> "Wave" -> "Add Waveform". 然后，选择信号波形文件 (.do 或 .vcd)，并点击 "OK"。

**运行仿真**设置仿真选项后，您可以开始执行仿真。

通过选择 "Simulate" -> "Run"，可以运行单步或连续仿真。

Modelsim详细使用教程一、打开Medelsim双击桌面快捷方式，出现下图所示界面，如果上一次使用ModelSim建立过工程，这时候会自动打开上一次所建立的工程；二、建立工作库点击File->New->Library，输入Library Name，点击OK，就能看见新建的库。

三、建立工程点击File->New->Project，输入Project Name，在Project Location 中输入工程保存的路径，建议在Library所在文件夹中。

在Default Library Name 中为我们的设计编译到哪一个库中。

点击OK会出现下图所示的界面。

四、为工程添加文件Create New File 为工程添加新建的文件；Add Existing File为工程添加已经存在的文件；Create Simulation为工程添加仿真；Create New Folder为工程添加新的目录。

这里我们点击Create New File，来写仿真代码。

输入File Name，再输入文件类型为Verilog （默认为VHDL，Modelsim也可以仿真System Verilog代码），Top Level表示文件在刚才所设定的工程路径下。

点击OK，并点击Close关闭Add items to the Project窗口。

这时候在Workspace窗口中出现了Project选项卡，里面有8_11.v，其状态栏有一个问号，表示未编译，双击该文件，这时候出现8_11.v的编辑窗口，可以输入我们的Verilog代码。

五、编写Verilog代码写完代码后，不能马上就编译，要先File->Save保存，否则，编译无效。

然后选择Compile->Compile All。

Transcript脚本窗口出现一行绿色字体Compile of 8_11.v was successful. 说明文件编译成功，并且该文件的状态栏显示绿色的对号。

4.2 如何看波形FPGA设计本质上是波形的设计、时序的设计，学会观看FPGA波形是定位问题、解决问题的前提。

verilog代码，基本上是always结构的，一般有两种结构：时序电路always@(posedge clk or negedge rst_n)或always@(posedge clk)，其都是在时钟上升沿时才执行一次；组合逻辑电路always@(*)，只要内部的条件发生变化，都会执行。

组合电路由于是条件变化，信号就立刻变化的，因此其观看波形非常简单，在此不详述。

下面我们通过一个例子来说明如何观察时序电路的波形。

假设我们发现img_fifo_wr_flag信号不正确，那么就要观察其波形，分析其为什么不正确。

首先我们找到产生img_fifo_wr_flag的那段always，如这面这段代码。

该段代码涉及到的信号包括clk、rst_n、img_din_eop、img_din_vld和img_fifo_wr_flag等5个信号。

always @(posedge clk or negedge rst_n)beginif(rst_n==1'b0)beginimg_fifo_wr_flag <= 1'b0;endelse if(img_din_eop && img_din_vld) beginimg_fifo_wr_flag <= 1'b0;endelse if(img_din_vld)beginimg_fifo_wr_flag <= ~ img_fifo_wr_flag;endend我们将这5个信号拉到wave窗口观察，并按照时钟、复位、输入条件、输出等顺序排列好。

输出即是该段always产生的信号，有时该信号也是输入条件。

由于该段代码是时钟上升沿才变化一次，因此我们每个时钟上升沿都检查img_fifo_wr_flag结果是否正确。

一般我们从最左边开始检查，找到第一个不正确的地方，解决第一个不正确的问题，持续这样做，直到把所有问题都解决完毕。

使用Modelsim仿真FPGA工程步骤以及一些问题使用Modelsim仿真Altera FPGA工程（包括IP核）步骤以及问题汇总前提：计算机上已经安装QuartusII和Modelsim通用版，并且均已破解。

环境说明：所用的软件版本，QuartusII为9.0，Modelsim为6.5c。

本测试仅在WIN XP SP3上测试，对于VISTA/WIN7/LIN或者其他平台没做过测试。

但其他平台或者其他版本的过程应该都差不多。

其他：感谢teamo版主的破解和编译教程，以及后期对我的热心指导。

如果各位对整个步骤还有什么问题的华可以直接和我联系，我的论坛ID是lanphon，邮箱是*****************。

一、Altera库的编译（本部分基本上全部抄袭teamo版主的教程，懒得写了）1) 先到C:\modeltech_6.5目录下找到文件"modelsim.ini"，将其属性改为可写（右键‐>属性）。

2) 启动modelsim se，选择【file】‐>【new】‐>【library】命令,在弹出的【create a newlibrary】窗口中将选项【create】设置为【a new library and a logical mapping to it】,在【libryr name】和【library library】窗口中将选项【create】设置为【a new library and a logical mapping to it】,在【libryr name】和【library physical name】中键入所要创建库名字,如Altera ，此时在主窗口中已多了一个Altera 项。

注：这个过程实质上想当于在modelsim 主窗口中的脚本区域中输入了vlib和vmap命令。

3) 在workspace中的library中选中你健入的库名Altera，在主菜单中选【compile】→【compile…】命令。

modelsim使用流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!1. 建立工程打开 Modelsim 软件。

选择“File”菜单，然后选择“New”->“Project”。

Modelsim简单使用流程第一步：打开工程 file –open选择工程所在的路径，并修改文件类型为选择工程文件my_test.mpf点击ok。

第二步：编译文件，点击Compile Al,编译设计文件和激励文件。

第三步：生成仿真点击Simulate –start simulate点击work前面的+号 并选择激励文件，此处即为my_test_tb.v，然后点击OK。

此处注意取消的选择。

如果不取消则不能正常看到激励和设计中的信号端口。

第四步：添加仿真信号在途中将需要观测的信号选中，点击右键，选择 Add‐‐‐‐‐Add to Wave‐‐‐‐‐‐‐slected signals就可将所选信号添加到波形框图中。

如果需要添加设计文件my_test中的中间变量，则同样的方法选中设计文件UUT（此处UUT为设计文件在激励中实例化的实例化名），如图所示，可以看到设计中的所有的信号（包括中间变量CNT和d_temp）,用上面介绍的方法或者直接选中需要添加到波形文件的信号拖拽到后面的波形文件中，即可。

第五步：运行仿真点击 run运行仿真，结果如图所示：可通过放大缩小来进行调节波形大小。

对于计数器寄存器cnt可以选中该信号点击右键选择 Radix进行数制的变换然后根据波形分析设计是否正确。

本文档使用的是modelsim se 6.6,其它版本应该差异不大。

附件：文档中提到的设计文件：my_test.vmodule my_test(clk,rst,d_out);input clk;input rst;output d_out;wire d_out;reg d_temp;reg [2:0] cnt;always@(posedge clk or posedge rst) begin if(rst) begind_temp <= 1'b0;cnt <= 3'd0;endelse beginif(cnt == 3'd7) begincnt <= 3'd0;d_temp <= d_temp + 1;endelse begincnt <= cnt + 1;d_temp <= d_temp;endendendassign d_out = d_temp;endmodule激励文件：my_test_tb.vmodule my_test_tb;reg clk;reg rst;wire d_out;initial beginclk = 1'b0;rst = 1'b1;#13rst = 1'b0;endalways #4 clk = ~clk;my_test UUT(.clk(clk),.rst(rst),.d_out(d_out) ); endmodule。

Modelsim详细使用方法很多的modelsim教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿counter范例举例子，有些小白就不会迁移了。

这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦O(∩_∩)O~一、建立工程1、在建立工程（project）前，先建立一个工作库（library），一般将这个library命名为work。

尤其是第一次运行modelsim时，是没有这个“work”的。

但我们的project 一般都是在这个work下面工作的，所以有必要先建立这个work。

File→new→library点击library后会弹出一个对话框，问是否要创建work，点击OK。

就能看见work.2、如果在library中有work，就不必执行上一步骤了，直接新建工程。

File→new→project会弹出在Project Name中写入工程的名字，这里我们写一个二分频器，所以命名half_clk,然后点击OK。

会出现由于我们是要仿一个自己写的程序，所以这里我们选择Create New File。

在File Name中写入文件名（这里的file name和刚刚建立的project name可以一致也可以不一致）。

注意Add file as type 要选择成Verilog（默认的是VHDL），然后OK。

发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。

并且在project中出现了一个half_clk.V的文件，这个就是我们刚刚新建的那个file。

这样工程就建立完毕了。

二、写代码：1、写主程序：双击half_clk.v文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。

第一步建立工程文件
选择file 目录下new 下的progect
在project name 下面的方框内输入工程名，指定保存路径后点击ok
点击或注意加载已有文件时最好将该文件复制到该工程文件夹内，即
第二步编写ＶＨＤＬ源程序
选择file 目录下new 下的source ，选择VHDL即可
第三步编译
选择view目录下的progect,出现下面的页面
在该页面点击全编译图标即可对工程内所有源文件进行编译如果已选中源文件中的某一个文件，如下图所示
则可以利用对该文件进行单独编译。

编译成功后方可进行第四步
第四步仿真
点击library出现下面的页面
双击顶层文件
选择你想观察的结构体名，点击鼠标右键，选择“add”“to wave”“all iterms in region”
点击选中时钟信号，右击鼠标，选择clock
点击ok后设置仿真时间
点击运行即可。

注意：由于VHDL 语言综合时不包括初始化语句，所以必须设置一个复位信号来启动整个程序，该复位信号在仿真时需要在顶层文件中额外编程产生。

除了时钟以外的输入信号也应该额外编程产生，即网上所说的激励文件。

1. 启动ModelSim改变工作目录。

我们的练习假设都在E:/ModelsimTest下面进行，首先在该目录下为本次练习建立一个新的子目录mux21，下面所有的工作都在此目录下进行。

2. 新建工程在弹出的小窗口中，填入工程的名字，这次练习的工程是二选一选择器，则可以取名为mux21；还有工程在本地电脑上的路径；默认库名就可以使用work，可以不用修改。

Ok！3. 创建文件然后弹出一个小窗口，要求创建新文件或者添加已有文件到工程中。

如果还没有工程的源文件，所以我们这里点击“创建新文件”。

在新弹出的窗口中，首先设定要创建的新文件的名字，在FileName处填入mux21.v；在Add file as type处，下拉选择Verilog类型。

Ok！在工程中除了设计文件mux21.v，我们为了测试设计文件的功能正确性，还需要建立测试文件。

下一步，以同样的方法新建Verilog类型的测试文件，命令为tb_mux21.v。

现在，在Workspace中就出现了刚才新建的两个.v文件，但是还是没有内容的。

右键单击mux21.v文件，选择Edit，然后在右边会新出现mux21.v文件的编辑窗口。

我们这时就可以在里面编辑设计的源文件了。

按照同样方法，编辑工程的测试文件tb_mux21.v。

编辑完成后，保存好。

4. 编译文件源文件和测试文件都编写好后，就可以编译（compile）了。

选择任一文件，右键单击，选择Compile->Compile All。

编译所有文件。

Transcript区也会打印出编译成功的脚本。

Transcript区也会显示编译出错。

要查找错误，就需要双击Transcript区中红色出错的行。

然后弹出一个框，上面会显示错误出现在哪一个文件的哪一行。

在这个例子中，mux21.v的第5行，reg附近出现语法错误。

我们仔细查看源文件，发现，错误实际上出现在上一行output out之后，因为out信号是最后一个输出信号，所以应该是以分号结束，但这里写作了逗号。

1. 常用仿真命令vlib work // 建立work仿真库vmap work wrok // 映射库vlog -cover bcest *.v // 加覆盖率分析的编译vsim -coverage -voptargs="+acc" -t ns test // 仿真文件为test.vadd wave * // 将所有模块waveform. dump出来add wave sim:/test/t/M2/Reg_out // 将模块Reg_out中的waveform. dump出来delete wave /test/i2. SVA 断言仿真命令vlog -sv a.vvsim -assertdebug testview assertionsvsim -assertdebug ScaleBlock_tf -L xilinxcorelib_ver -L unisims_ver // 加载xilinxlib库3. verror 3601 // 查错4. 给仿真工具加载xilinx 库命令(1)加载之前将modelsim.ini改为非“只读”(2)“运行” cmd，到xilinx目录下(3) C:\Xilinx > compxlib -s mti_se -p c:\Modeltech_6.0\win32 -f all -l verilog -o C:\ Modeltech_6.0\Xilinx_lbis或者Xilinx目录下.\bin\nt\下有compxlib.exe简单得modelsim命令行仿真用do文件进行仿真真得很方便，比写testbench方便多了，我是深有感触呀，开始时因为不知道，只知道写testbence，在小得模块也写testbench,真得很烦躁！而且信号定义什么得比较多，采用do文件得方法就没有那么多信号定义了，管理也比较方便，呵呵，真得很方便，而且采用命令行得形式，感觉特有成就感，呵呵！1.运行仿真，在主窗口输入命令：vsim work.实体名2.为时钟信号添加驱动，输入命令：force clk 0 0,1 10 -r 20，将仿真时钟设为50MHz；(设时间单位为ns)3.打开波形窗口，输入命令：view wave4.为波形窗口添加信号，输入命令：add wave -hex *，这里的*表示添加设计中所有的信号，-hex 表示以十六进制来表示波形窗口中的信号值；5.开始仿真，输入命令，run 3us，这时候在波形窗口中出现仿真波形6.退出仿真，输入命令：quit –sim。