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高速数字电路信号完整性和电源完整性的研究的开题报告
一、研究背景
随着高速数字电路在计算机、通信等领域的广泛应用，信号完整性和电源完整性问题日益凸显。
传输信号的质量受到噪声、时钟抖动、信号耦合等因素的影响，而供
电系统的稳定性又对数字电路的性能和可靠性有着重要的影响。
因此，对信号完整性
和电源完整性进行充分的研究和优化，具有重要的理论意义和实际应用价值。
二、研究内容
本文将围绕高速数字电路信号完整性和电源完整性展开研究。
具体包括以下方面：
1. 分析高速数字电路信号完整性的影响因素，包括信号噪声、时钟抖动、信号耦合等。
探究不同因素对信号完整性的影响程度和机制，并提出相应的解决方案。
2. 分析电源完整性的影响因素，包括电源噪声、电源波动等。
探究不同因素对电源完整性的影响程度和机制，并提出相应的解决方案。
3. 采用工程实践和仿真方法，验证所提出的方案对信号完整性和电源完整性的优化效果。
同时，对比分析不同方案的优缺点和适用范围。
4. 提出未来针对高速数字电路信号完整性和电源完整性的研究方向和内容，为相关领域的发展和应用提供支持和指导。
三、研究意义
本文所研究的高速数字电路信号完整性和电源完整性问题，在实际应用中具有广泛的实际应用价值，并对数字电路的研究、设计和优化具有重要的理论意义。
优化信
号完整性和电源完整性，可以提高数字电路的性能稳定性和可靠性，降低故障率和维
护成本。
因此，对于科技领域具有重要的推进作用，对于整个数字电路领域有着较高
的研究和应用价值。
电子科技1 高速电路信号完整性的概念信号完整性是指在信号可以在电路中作出正确的反应和完整传递信息的能力，即在电路中信号可以有序的、按时的、符合规律的运行。
良好的信号完整性是符合信号在电路中有序运行规律的，例如符合电路信号的完整性，要求信号从电路的始端到末端速度一致，并且输送标准正确的信息，但是往往受到电磁兼容、串扰、传输线效应等现象的影响，信号的完整性会受到一定的影响，在严重的情况下，就会产生信号的不完整性，进而导致电路系统的失效。
实际上高速电路中信号浮动速度过快，会产生突发的、难以预测的信号短路，在下面的几个章节中，我们将具体的进行阐述。
2 信号完整性常见的问题高速电路的运行速度通常过快，容易产生电压不稳定的现象，这时高速电路非常容易产生特征抗阻，高速电路在运行过程中会产生传输端口和接收端口的传递信息和接收信息不相匹配的现象，不能完全传递的信息会形成反射现象，造成电路发生振铃现象。
另外，高速电路产生的故障类型不仅仅只有信号的反射现象，还包括传输线之间的串扰问题，传输时序问题，传输线之间的干扰问题，高速信号传递的下冲和过冲问题，等等。
其实这些都是高速电路信号完整性常见的问题。
下面一个章节我们具体对这些常见的问题进行分析，以期得出具体的解决措施。
■2.1 反射信号的反射会造成系统信号振铃现象，这是由于信号接收端口与传输线之间发生了阻抗不匹配现象，传输过程中信号并未被接收端口充分的接收和匹配，造成的信号返回，从而造成部分能量的反射，进而引发振铃现象。
■2.2 串扰串扰顾名思义就是不同信号之间的相互干扰，产生原因是相互传输的两个信号所依托的传输线距离较近，受到电磁兼容等的影响会造成电磁干扰现象，影响不同信号传输的途径，导致信号之间的串扰，这一现象损耗的信号完整性为两个或两个以上。
■2.3 时序时序问题也是影响信号完整性的主要问题之一，当传输线过长或者受到某一因素影响造成的传输时效过长，就会导致信号从起始端口到接收端口的传输时间过长，时间越长对于信号的完整性越不利，当超过有效的信号传输时序后，接收端接收的信号可能就会造成元器件功能混乱，产生无法估量的错误。
信号完整性与电源完整性的仿真分析与设计1简介信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。
在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。
通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。
而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。
电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。
同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。
通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。
图一是一个典型背板信号传输的系统示意图。
本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。
从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。
图1 背板信号传输的系统示意图在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。
而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。
为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。
2 版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。
高速电路设计中信号完整性高分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。
尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。
在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。
然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。
不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。
现代数字电路可以高达GHz 频率并且上升时间在50ps以内。
在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。
这个问题在混合电路中尤为严重。
例如，考虑到在一个系统中有高性能的ADC 到数字化接收模拟信号。
散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。
在ADC数字端口上的任何噪声。
设计中的信号完整性并不是什么神秘莫测的过程。
对于在设计的早期意识到可能潜在的问题是很关键的，同时可以有效避免由此在后期造成的问题。
本篇讨论了一些关键的信号完整性挑战及处理他们的方法。
确保信号完整性：1、隔离一块PCB板上的元器件有各种各样的边值（edge rates）和各种噪声差异。
对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。
高速数字电路设计中的信号完整性分析在高速数字电路设计中，信号完整性分析是非常重要的一环。
信号完整性分析旨在确保信号在电路中能够准确、稳定地传输，从而避免信号失真或干扰，保证电路的性能和可靠性。
首先，我们需要了解信号完整性分析的基本概念。
信号完整性是指在一个电路中，信号从发送端到接收端能够保持原有的形态和正确的数值。
在高速数字电路设计中，信号往往受到许多因素的影响，如传输线特性、阻抗、反射、串扰等，这些因素都有可能导致信号失真。
因此，对信号完整性的分析和优化至关重要。
在进行信号完整性分析时，我们需要首先考虑传输线的特性。
传输线的特性包括传输速度、阻抗匹配、传输延迟等，这些特性直接影响信号传输的稳定性和速度。
通过对传输线的建模和仿真分析，可以帮助我们了解传输线对信号的影响，从而优化电路设计。
另外，阻抗匹配也是信号完整性分析中的重要内容。
当信号源和负载的阻抗不匹配时，会导致信号的反射和衰减，从而降低信号的质量和稳定性。
因此，在设计电路时，需要确保信号源和负载的阻抗能够有效匹配，以减少信号的失真和干扰。
此外，信号完整性分析还需要考虑信号的传输延迟和时序关系。
在高速数字电路中，信号传输的延迟会对数据的同步和稳定性产生影响。
通过时序分析和延迟优化，可以更好地控制信号的传输速度和有效减少时序误差。
最后，在进行信号完整性分析时，还需要考虑信号的功耗和信噪比。
功耗会影响电路的工作效率和稳定性，信噪比则会影响信号和噪声的比值，从而影响信号的准确性和清晰度。
因此，在设计电路时，需要综合考虑功耗和信噪比等因素，以实现信号的高质量传输。
总的来说，信号完整性分析是保证高速数字电路性能和可靠性的重要步骤。
通过对传输线特性、阻抗匹配、传输延迟、功耗和信噪比等方面的分析和优化，可以更好地保证信号在电路中的准确传输，避免信号失真和干扰，从而提高电路的性能和可靠性。
希望以上内容对您有所帮助。
高速电路设计中的信号完整性分析与布局布线建议在高速电路设计中，信号完整性是一个至关重要的问题，它涉及到数据传输的可靠性和性能。
信号完整性分析与布局布线建议是确保电路正常运行的关键步骤。
本文将介绍高速电路设计中信号完整性的概念、分析方法以及布局布线建议。
首先，我们来了解一下信号完整性的概念。
信号完整性是指当信号在电路中传输时，能够保持其原始形状和幅度，不受噪声、时延和串扰等影响的能力。
对于高速电路来说，信号完整性的保持对于数据的正确传输和系统的稳定性至关重要。
在信号完整性分析中，我们首先需要进行信号完整性的建模和仿真。
建模是指将实际电路抽象成等效电路模型，仿真是指通过数学模型和仿真软件来模拟电路的运行。
常用的建模方法有传输线建模和电源/地面建模。
对于传输线建模，我们可以使用传输线模型来描述信号在电路中的传播，例如时域传输线模型和频域传输线模型。
时域传输线模型主要考虑信号的时域特性，通过考虑电感、电容和电阻等参数来模拟信号在电路中的传播。
而频域传输线模型则主要考虑信号的频域特性，通过考虑传输线的频率响应来模拟信号的传播。
电源/地面建模是指将电源和地面系统抽象为等效电路模型。
在高速电路中，电源和地面是信号传输的两个重要参考。
电源/地面的不稳定性会导致信号完整性的丧失。
因此，准确建模和仿真电源/地面系统对于信号完整性的分析非常重要。
在信号完整性分析中，我们还需要考虑一些与电路相关的参数和现象，例如时延、串扰和抖动等。
时延是指信号从输入到输出之间的延迟时间。
在高速电路中，时延不稳定性会导致信号的失真和时序问题。
串扰是指信号之间由于电磁耦合而产生的干扰。
电路中的布线、地线和电源引脚的位置等都会对串扰产生影响。
抖动是指信号的频率和幅度的不稳定性。
在高速电路中，抖动会导致时钟信号失真和时序错误。
为了保证信号完整性，我们可以根据分析的结果提出一些布局布线的建议。
首先，布局布线时应尽量减少传输线的长度和层间距离，从而降低信号的时延和串扰问题。
高速电路设计与信号完整性分析研究随着现代通信和计算技术的快速发展，高速电路设计与信号完整性分析成为电子工程领域的重要研究方向。
在高速电路设计中，保证信号完整性是确保信号在电路各部分的传输过程中保持稳定和可靠的关键因素。
本文将对高速电路设计与信号完整性分析进行深入研究与讨论。
首先，我们将介绍高速电路设计的基本概念和原则。
高速电路是指工作频率高于几百MHz或更高的电路。
在高速电路设计中，我们需要考虑时钟频率、噪声、功率消耗、时延等因素，以确保电路的稳定性和可靠性。
高速电路设计的关键问题是如何降低电路中的时延、功耗和电磁干扰等因素，以提高电路的工作性能和可靠性。
其次，我们将探讨信号完整性的重要性和相关分析方法。
信号完整性指的是在高速电路中，信号的波形是否能够保持原样在电路中传输。
信号完整性的分析可以通过仿真和测量来进行。
仿真方法包括传输线模型和电磁场仿真，能够模拟信号在电路中传输的过程，预测和分析电路中的潜在问题。
测量方法则利用示波器等仪器，直接测量信号的波形和时延等参数。
接下来，我们将介绍一些常见的高速电路设计和信号完整性分析技术。
一种常用的技术是引入缓冲器和反馈电路，以提高信号的驱动能力和抗噪声能力。
另一种技术是使用终端阻抗匹配电路，以减少信号的反射和干扰。
此外，还可以采用布线技术来降低电路中的噪声和时延。
针对信号完整性的分析，常用的方法包括时域分析、频域分析和模拟分析等。
最后，我们将讨论高速电路设计和信号完整性分析的挑战和发展方向。
随着通信和计算技术的不断发展，高速电路的设计要求也越来越高。
传统的电路设计方法已经无法满足新的需求，因此需要开展更深入的研究和创新。
未来的发展方向包括采用新的材料和器件、设计新的布线结构、改进分析方法和算法等。
总之，高速电路设计与信号完整性分析是当代电子工程领域的热点研究课题。
通过深入研究和探索，我们可以改进高速电路的设计方法，提高电路的可靠性和性能。
未来的发展将面临一系列的挑战，但也将带来更多的机遇和突破。
高速电路的信号完整性分析随着半导体技术和深压微米工艺的不断发展，IC的开关速度目前已经从几十MHz 增加到几百MHz，甚至达到几GHz。
在高速PCB设计中，工程师经常会碰到误触发、阻尼振荡、过冲、欠冲、串扰等信号完整性问题。
本文将探讨它们的形成原因、计算方法以及如何采用IBIS仿真方法解决这些问题。
1 信号完整性定义信号完整性（Signal Integrity，简称SI）指的是信号线上的信号质量。
信号完整性差不是由单一因素造成的，而是由板级设计中多种因素共同引起的。
破坏信号完整性的原因包括反射、振铃、地弹、串扰等。
随着信号工作频率的不断提高，信号完整性问题已经成为高速PCB工程师关注的焦点。
2 反射2．1 反射的形成和计算传输线上的阻抗不连续会导致信号反射，当源端与负载端阻抗不匹配时，负载将一部分电压反射回源端。
如果负载阻抗小于源阻抗，反射电压为负；如果负载阻抗大于源阻抗，反射电压为正。
反射回来的信号还会在源端再次形成反射，从而形成振荡。
现以图1所示的理想传输线模型为例，分析与信号反射有关的重要参数。
图1，理想传输线L被内阻为R0的数字信号驱动源Vs驱动，传输线的特性阻抗为Z0，负载阻抗为RL。
如果终端阻抗（B点）跟传输线阻抗（A点）不匹配，就会形成反射，反射回来的电压幅值由负载反射系数ρL决定。
Ρt可由式（1）得出：ρL=（RL-Z0）/（RL+Z0） （1）从终端反射回的电压到达源端时，可再次反射回负载端，形成二次反射，此时反射电压的幅值由源反射系数ρs决定，ρs可由式（2）得出：ρs=(R0-Z0)/(R0+Z0) (2)精确计算反射系数和反射电压的关键是确定传输线的特征阻抗，它不仅仅是印制线的电阻。
当印制线上传输的信号速度超过100MHz时，必须将印制线看成是带有寄生电容和电感的传输线，而且在高频下会有超肤效诮和电介质损耗，这些都会影响传输线的特征阻抗。
按照传输线的结构，可以将它分为微带线和带状线。
信号完整性对于高速电路设计的重要性分析在高速电路设计中，信号完整性是一个非常重要的概念。
信号完整性指的是在信号的传输过程中，信号保持其原始形态，不受噪声、失真和干扰的影响，以确保系统的可靠性和性能。
在现代的高速电路设计中，信号的频率越来越高，信号上升沿和下降沿的时间越来越短，信号的传输速度越来越快，因此信号完整性就显得尤为重要。
首先，信号完整性对于系统的可靠性至关重要。
在高速电路中，信号的传输距离往往比较长，信号在传输过程中容易受到干扰、噪声和失真的影响，从而导致信号的不完整性。
如果信号传输过程中发生了失真，可能会导致系统的错误操作，甚至导致系统崩溃。
因此，保持信号的完整性可以保证系统的稳定和可靠性。
其次，信号完整性对于系统的性能也有着重要的影响。
在高速电路中，信号的频率和传输速度非常高，而且信号的上升时间和下降时间非常短，因此信号波动和失真的情况更容易发生。
如果信号受到失真和干扰，可能会导致系统的性能下降，数据传输速率减慢，甚至数据丢失。
通过保持信号的完整性，可以避免信号受到干扰和失真，提高系统的性能和数据传输的稳定性。
此外，信号完整性还对于功耗和电磁兼容性有着重要的影响。
在高速电路中，信号的传输过程会产生一定的功耗，如果信号受到失真和干扰，可能会导致功耗增加，影响系统的能效。
另外，失真和干扰还会导致电磁干扰的产生，影响系统的电磁兼容性。
因此，通过保持信号的完整性，可以减少信号传输过程中的功耗和电磁干扰，提高系统的能效和电磁兼容性。
在高速电路设计中，要保持信号的完整性，需要采取一系列的措施。
首先，在布线设计中，需要避免信号走线过长、过细，避免信号路径上发生串扰和电磁干扰。
其次，在信号传输过程中，需要采用合适的阻抗匹配技术，确保信号的传输质量。
此外，还需要采用合适的终端电阻和阻抗匹配网络，降低信号的反射和回波，保证信号的波形完整性。
此外，在高速电路设计中，还需要考虑信号功耗、时钟分配、布局规划等问题，保证系统的稳定性、可靠性和性能。
第9章高速信号的电源完整性分析在电路设计中，设计好一个高质量的高速PCB板，应该从信号完整性(SI——Signal Integrity)和电源完整性(PI——Power Integrity )两个方面来考虑。
尽管从信号完整性上表现出来的结果较为直接，但是信号参考层的不完整会造成信号回流路径变化多端，从而引起信号质量变差，连带引起了产品的EMI性能变差。
这将直接影响最终PCB板的信号完整性。
因此研究电源完整性是非常必要和重要的。
9.1 电源完整性概述虽然电子设计的发展已经有相当长的历史，但是高速信号是近些年才开始面对的问题，随之出现的电源完整性的许多概念并不为大多数人所了解。
这里，对其中涉及到的一些基本名词做些简单的介绍。
9.1.1 电源完整性的相关概念电源完整性(Power Integrity) ：是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。
虽然电源完整性是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分的，通常把如何减少地平面的噪声也做为电源完整性的一部分讨论。
电源分配网络：电源分配网络的作用就是给系统内所有器件或芯片提供足够的电源,并满足系统对电源稳定性的要求。
同步开关噪声（Simultaneous Switch Noise，简称SSN）：是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi噪声。
同步开关噪声包括电子噪声、地弹噪声、回流噪声、断点噪声等。
它对电源完整性的影响表现为地弹和电源反弹。
地弹噪声：它是同步开关噪声对电源完整性影响的表现之一。
是指芯片上的地参考电压的跳动。
当大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。
负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
回流噪声：众所周知，只有构成回路才有电流的流动，整个电路才能工作，这样每条信号线上的电流势必要找一个路径以从末端回到源端，一般会选择与之相近的平面。
由于地平面（包括电源和地）分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪声。
9.1.2 电源噪声的起因及危害造成电源不稳定的根源主要在于两个方面：一是数字器件高速开关状态下，△I噪声电流和瞬态负载电流过大；二是实际电源分配系统存在电感,造成输入阻抗过大,造成很大电磁骚扰。
从表现形式上来看又可以分为三类：一是同步开关噪声（Simultaneous Switch Noise，简称SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图9－1-a）；二是非理想电源分配系统的阻抗影响（图9－1-b）；三是由于电源分配系统可以看成很多电感和电容构成的网络,也可看成谐振腔，存在谐振效应，影响阻抗的大小，同时存在边缘效应,即引起边缘反射和边缘辐射现象（图9－1-c）。
在前面第六章中已经详细介绍了同步开关噪声的问题。
图9－1-a 同步开关噪声图9－1-b 非理想电源阻抗图9－1-c 谐振及边缘效应从前面的图9－1-c我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。
比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图9－2）。
频率（单位：G赫兹）图9－2 电源平面的谐振现象除了谐振效应，电源平面和地平面的边缘效应同样是电源设计中需要注意的问题，这里说的边缘效应就是指边缘反射和辐射现象，也可以列入EMI讨论的范畴。
如果抑制了电源平面上的高频噪声，就能很好的减轻边缘的电磁辐射，通常是采用添加去耦电容的方法，从图9－3中可以看出去耦电容在抑制边缘辐射中的作用。
边缘效应是无法完全避免的，在设计PCB时，要尽量让信号走线远离铺铜区边缘，以避免受到太大的干扰。
图9－3 去耦电容在抑制边缘辐射中的作用9.2 电源分配系统设计分析高速PCB 电源完整性设计的主要问题之一,就是电源分配系统的设计。
电源分配系统的质量直接影响信号的质量。
在高速系统中,电源分配系统在不同频率时,存在不同输入阻抗,导致PCB 电源/ 地平面上出现由ΔI 噪声电流,瞬态负载电流引起的ΔI 噪声电压。
这会造成供电不连续,导致电磁骚扰发生,严重影响高速系统的正常工作。
理想电压源的源阻抗为零,保证电磁骚扰被吸收,负载上的电压与源电压相等。
而实际电源存在阻抗,引起电源完整性问题,并产生电磁骚扰。
图9－4-b画出的是一个真正的电源，它有一定的以电阻，电感或者电容形式存在的阻抗。
事实上，阻抗是分布在整个电源分配系统中。
因为有了阻抗，噪音信号将叠加在电源上。
图9－4 电源模型电源分配系统设计的关键是控制电源的目标阻抗。
让我们考虑一块5*5 的板子，有多片数字IC ，并有一个＋5.0V 的电源，忽略IC 相对于电源的位置和线路噪声，那么+5V 电源传送到各个IC 的电源管脚，并且保持+5V 不变。
具有这些特性的电源，可以原理性地代表一个理想的电源，它的阻抗是0，如图9－4-a 所示。
0阻抗保证了电源端的电压与负载端的电压一致。
9.2.1 电源分配系统的分类电源分配系统可以分为局部电源分配和系统级电源分配。
局部电源分配网络的分析虽然和系统级的电源分配有很多共同之处，但是它们的侧重点是不同的。
局部电源分配系统侧重于为I/O 缓冲器提供所必须的高频电流。
1 局部电源分配本质上说，在数字系统中对电源分配的问题需要做两个级别的考虑，即低频和高频。
实际系统的电源供给是通过感性的平面或者走线网络而分发的，因此当多个器件的许多门电路同时发生开关的时候，电源平面和走线的电感和电阻就会表现为高阻抗的特性，从而限制了瞬间电流的通过。
所以考虑高频主要是满足器件I/O 电路的需要。
此外，芯片的内核逻辑元件也需要高频的电源分配。
VRM （Voltage Regulator Module ）是供电的源端, 中文意思是电压调节模块，其主要作用是通过对直流-直流（DC-DC ）转换电路的控制来为器件提供稳定的工作电压。
它将一个直流电压转换为另一个值,如将5V 转为1.8V 。
图9－5是VRM 的一个简化的线性模型,其中Rout 为VRM 的输出电阻,Lout 为VRM 的输出电感,R flat 为VRM 的等效串联电阻(ESR),L slew 为VRM 的输入电感,它由VRM 内部晶体管的特性决定：dtdi V L slew ⋅=，式中V 为电压波动范围，di 是VRM 输出的最大瞬态电流，dt 是VRM 的输出电流从0变为di 所需的时间。
图9－5 VRM的简化模型当输出缓冲器发生开关的时候，它需要电源VRM模块很快速地提供电流，但是由于电源路径上存在串联电感，它会在开关期间内限制电流的通过。
如果这个电感足够大，那么当瞬间电流变化很快的时候，输出缓冲器和电源之间就会被完全分隔。
当电感足够大，在高速开关的状态下，看起来就像一个开路，而阻止了电流的通过。
这样，由于电源不能提供所需的电流，那么在I/O 单元上所加的电压就会变低。
这种现象有很多种叫法，比如电源下降（power droop），塌轨（rail collapse）等。
无论怎么称谓，如果在设计时候没有经过充分的考虑，就会破坏信号的完整性。
理想情况下，消除或者是减小串联电感，就可以解决塌轨的问题。
但是在实际的系统中无法采用这种理想的方法，因为不可能在距离每个I/O 很近的位置都放置一个VRM。
另一个比较好的做法就是将去耦电容尽可能的靠近器件放置。
VRM 会对去耦电容进行充电，所以这些电容可以看作是局部的电池或者是针对I/O 的微型电源供给系统。
如果去耦电容的容量足够大，电容的串联电感很小，那么这些电容就可以在开关输出的时候提供必要的瞬间电流，从而保持信号的完整。
图9－6显示了信号质量随局部电容变化的响应情况，电容C 代表器件I/O 单元的局部电容，可以看到，随着电容容量的增大，信号完整性也就变得越好。
图9－6 信号完整性随去耦电容的变化：（a）以电源为参考的微带线；（b）以地为参考的微带线2 系统级电源分配系统级电源分配网络的作用就是为所有的器件提供一个稳定均衡的电压。
保持整个板子系统电源的平稳是至关重要的，因为参考电压或者电源电压的波动将会显著影响单个器件的时序和信号完整性。
电源的波动会导致器件之间的时序偏差，侵蚀宝贵的时序裕量。
这些元器件都需要一个低阻抗的电压源，这样才能在逻辑门发生开关的时候提供必要的电流。
如果器件是直接连到电源或者VRM上，那就不用担心系统的电源分配了，然而不幸的是，实际系统的电源供给是通过感性的平面或者走线网络而分发的，因此当多个器件的许多门电路同时发生开关的时候，电源平面和走线的电感和电阻就会表现为高阻抗的特性，从而限制了瞬间电流的通过。
系统级电源分配的目的就是为了给系统中的各器件提供所有的电流需求。
本质上说，在数字系统中对电源分配的问题需要做两个级别的考虑，既低频和高频。
考虑高频主要是满足器件I/O 电路的需要，这在前面的章节已经重点讨论过了。
此外，芯片的内核逻辑元件也需要高频的电源分配。
电源分配系统在高频部分的功能就是为器件各部分提供瞬态电流，正如前面所说的，可以通过距离电源管脚尽可能近的地方放置电容，并且增大片上电容的方法来达到这样的要求，这些电容就会像电池一样为器件提供必需的瞬间电流，电容的容量要足够大，这样才可以存储足够多的电荷，从而满足瞬态电流的需求。
但存在的问题是，一旦电容将电荷耗尽，在重新被充电之前，就不能再提供电流，如果这个高频电容和电源之间路径的电感比较大，那么电容就无法达到及时的充电，继而也就不能提供所需的电流。
解决这个问题可以通过在VRM和器件之间多放置一些电容来实现。
如果新加的电容放置的恰当，那么它就可以提供一个电荷“储水池”，为靠近器件的电容进行再充电。
这种外层的电容在容量上要比片上电容或者内层的电容要大。
由于这些电容远离了器件，对其去耦带宽的要求也降低了，因为它们不需要满足逻辑单元全部的电流变化（di/dt）需求，而只需提供对内层电容进行再充电所必需的带宽即可。
有时候，为了保持整个板子的参考电压的稳定和均衡，可能需要在系统电源和器件之间放置好多层的电容。
电容距离器件越远，它所需要提供的带宽也越小。
