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SOC设计概述//简单介绍下最近看的SOC设计//⼤部分资料来源⽹络⼀、SOC设计基本概念SoC是系统级集成，将构成⼀个系统的软/硬件集成在⼀个单⼀的IC芯⽚⾥。
⼀般包含⽚上总线、处理器核、存储器系统、DSP、数字/模拟电路、数模转换、输⼊输出单元(GPIO/USB/UART)、RTOS内核、⽹络协议栈、嵌⼊式实时应⽤程序等模块。
SOC通常由可配置IP核组成。
SOC对IC类似于之前的IC对分⽴元件。
⼆、SOC设计特点1.以超深亚微⽶VDSM⼯艺(.18um以下吧)和知识产权IP核复⽤技术为⽀撑。
设计者⾯对的不再是电路芯⽚,⽽是⼀个个IP以及IP接⼝2.建⽴在IP芯核基础上的系统级芯⽚设计技术，使设计⽅法从传统的电路级设计转向系统级设计。
3.具有从外部对芯⽚编程的功能4.使⽤嵌⼊式CPU和DSP三、⽀撑技术1.软硬件协同设计技术软硬件协同设计是指对系统中的软硬件部分使⽤统⼀的描述和⼯具进⾏集成开发，可完成全系统的设计验证并跨越软硬件界⾯进⾏系统优化。
⾸先是系统的描述⽅法。
C语⾔:没有硬件描述⽅⾯的优势，但适合系统级设计，⽣产率⾼。
HDL:适合描述硬件，但不能与软件部分很好的协同⼯作，所以现在⼤多采⽤C/C++进⾏系统设计。
其次这种全新的软硬件协同设计理论将如何确定最优性原则。
除了速度、⾯积等硬件优化指标外，与软件相关的如代码长度、资源利⽤率、稳定性等指标也必须由设计者认真地加以考虑。
另外，如何对这样的⼀个包含软件和硬件的系统的功能进⾏验证。
除了验证所必须的环境之外，确认设计错误发⽣的地⽅和机理将是⼀个不得不⾯对的课题。
最后，功耗问题。
传统的集成电路在功耗的分析和估计⽅⾯已有⼀整套理论和⽅法。
但是，要⽤这些现成的理论来分析和估计含有软件和硬件两部分的SOC将是远远不够的。
简单地对⼀个硬件设计进⾏功耗分析是可以的，但是由于软件运⾏引起的动态功耗则只能通过软硬件的联合运⾏才能知道。
软硬件协同设计所涉及到的内容有：HW-SW 协同设计流程、HW-SW 划分、HW-SW 并⾏综合、HW-SW 并⾏仿真。
一种超深亚微米SRAM存储单元的设计方法钱榴源;陈则王【摘要】首先分析了静态随机存储器（SRAM）6T存储单元结构的基本工作原理,为缩短仿真时间,构建了一种简化的SRAM电路,并通过仿真证实了此简化电路具有正确的读、写功能.鉴于本文仿真在TSMC180nm工艺下进行,且结合存储单元的W/L比例限制,最终选取了一组可行的晶体管尺寸.本文仿真均通过Hspice电路仿真软件进行仿真、验证.%The basic principles of a SRAM（Static random access memory） 6 Transistor（6T） core-cell were analyzed and summarized.In order to reduce the simulation time,the considered memories were simplified version including a reduced set of core-cells and peripheral circuits.With this simplified circuit,the simulation shows that the circuit has the correct read and write function.Due to the simulation carried out in TSMC 180nm process and the core-cells with W/L ratio limit,the size of the transistors was chosen.All the simulations were verified by Hspice.【期刊名称】《佳木斯大学学报（自然科学版）》【年(卷),期】2012(030)002【总页数】5页(P213-217)【关键词】静态随机存储器;超深亚微米;6T存储单元;尺寸;仿真【作者】钱榴源;陈则王【作者单位】南京航空航天大学自动化学院,江苏南京210016;南京航空航天大学自动化学院,江苏南京210016【正文语种】中文【中图分类】TN4020 引言静态随机存储器(SRAM)作为VLSI的代表产品之一，具有高速度、低功耗、与标准工艺相兼容等优点[1－2]，广泛应用于 PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域[3]．SRAM的核心是存储单元，存储单元阵列占据了存储器面积的一半以上[4]，因此存储单元的设计是存储器设计中的重要一步．SRAM存储单元有多种结构，如4T、6T、8T等．相比较而言，6T结构能以较小的面积实现更好的性能[5]，因此6T结构的设计受到广泛的关注．本文在介绍6T结构及主要工作原理之后，提出一种6T单元简易外围电路设计方法．借助电路仿真软件，对单元的工作原理和设计方法进行理论分析，最后通过仿真实验证实了设计的有效性．1 SRAM存储单元介绍存储器的核由一系列存储单元所组成，每个单元都由一个电路来存储一位数据．其中，传统的六晶体管(6T)SRAM较为常见．图1描述了CMOS技术下经典的六晶体管SRAM，该电路由两个交叉耦合的反相器(Mtn1和Mtp1组成反相器INV1，Mtn2和Mtp2组成反相器INV2)和两个存取晶体管Mtn3和Mtn4组成，一对互补的数据存储在交叉耦合的反相器上[6]．图1 SRAM存储单元结构图当字线被选中(WL为VDD)时存取晶体管打开，从而将存储单元与两条位线(BL和BLB)相连．值得注意的是，存储单元的读 /写是通过BL和BLB来实现的，在存储单元与位线之间通过存取晶体管来实现二者的联系．2 SRAM存储单元外围电路构建要对SRAM进行读/写操作仅有存储单元是不足够的，通常还包括一些外围电路:预冲电路、感觉放大器、写驱动和行列译码器等．为了缩短仿真时间，本文构建了一种简化版的外围电路．如图2所示，预冲电路简化为由一个反相器、晶体管Mtp3和晶体管Mtp4组成，由precharge信号控制;下方的Data信号控制写入存储单元的逻辑值．当Data为高电平时，可写入逻辑‘1’，当Data为低电平时，可写入逻辑‘0’;write信号用来控制是否对存储单元进行写操作，当write为高电平时，Mtn5和Mtn6导通，使得位线BL和BLB分别与Mtn7和Mtn8相连，再配合Data信号便可写入想要输入的数据．图2 SRAM存储单元外围电路图图3 NMOS和PMOS开关用作单管传输门图4 NMOS和PMOS单管传输门的输入和输出下文将介绍存储单元在读/写操作时，需在读操作前将位线BL和BLB置于高电平，在写操作时要将位线BL或BLB下拉到足够低．从而在选择MOS管作为传输门时是有区别的[7]．如图3所示，4个电路图分别用来验证NMOS和PMOS的上拉和下拉的传输效果．图4分别为其仿真效果图．由图4(a)所示，传输门将数据‘1’传输到输出端(V输出 =VDD)．而图4(b)是将数据‘0’传输到输出端，但是下拉的不够低，还是有一定的电压存在(VTHP)．于是可以说PMOS传输门善于传输‘1’而不善于传输‘0’．同样，我们预料NMOS的工作和PMOS器件的工作是互补的．由图4(c)所示，传输门是将数据‘1’传输到输出端，但是上拉的不够高，其电压值达不到VDD(实际应该是V输出=VDD－VTHN)．而图4(d)是将数据‘0’传输到输出端．于是可以说NMOS传输门善于传输‘0’而不善于传输‘1’．图5 SRAM读操作时存储单元部分电路(a)存储单元左半面电路 (b)存储单元右半面电路基于以上仿真分析，为了达到较好的读/写仿真效果，本文选择PMOS作为上拉传输门，NMOS作为下拉传输门．3 SRAM的读/写操作及尺寸选取为了确定图1所示的经典CMOS SRAM单元中晶体管的尺寸(W/L)，必须考虑一些设计准则．决定尺寸的两个基本要求是:(a)读取数据的操作应当不破坏SRAM单元中的存储数据;(b)在数据写入期间，单元应允许对已存数据进行修改．尺寸的选取将分别在下面的读/写操作中介绍．图6 SRAM存储单元的读‘1’操作3．1 SRAM存储单元的读操作首先假设一个存储单元内已经存储了逻辑‘1’，即节点S电压为VDD以及节点SB电压为0．在读操作之前，两条位线BL和BLB需先预冲电到电源电压VDD．当字线被选中(WL为VDD)时，两个存取晶体管Mtn3和Mtn4打开，因节点S和位线BL电压均为VDD，从而BL维持高电平．另一端的节点SB的电压为0，位线BLB电压为VDD，则位线BLB经过晶体管Mtn4和Mtn2放电，位线BLB的电压降低，从而将节点S和SB中的信息传递到位线上．读操作时部分的电路分析见图5，图中的电容CBL和CBLB分别为位线BL和BLB的等效电容．当在读‘1’时，位线BLB被下拉至地而位线BL的电压却仍稳定在VDD．从而位线BL和BLB之间产生了电压差ΔBL(VBL－VBLB)，外围灵敏放大器启动以加速读取过程，通常只要有几百毫伏的电压差灵敏放大器就足以读出正确的逻辑值．值得注意的是，在读操作位线BLB经过晶体管Mtn4和Mtn2放电的同时，节点SB的电压逐渐上升．虽然晶体管Mtn2使节点SB保持低电平，但从晶体管Mtn4流入的电流使节点SB的电压升高，当达到一定值后会将Mtn1导通，从而导致单元发生错误翻转．因此晶体管Mtn2必须强于晶体管Mtn4，特别是晶体管Mtn2和晶体管Mtn4的尺寸必须符合一定的比例以使得节点SB的电平保持在Mtp1阈值电压之下，即:这个约束称为读稳定(read stability)．假设在存取晶体管导通后，位线BLB的电压近似于VDD．因此，Mtn4工作在饱和区，而Mtn2工作在线性区．将此方程整理得:以上得到的宽长比的上限实际上是相当保守的，因为Mtn4漏极电流的一部分也可以用来对节点SB的寄生节点电容进行充电．总之，如果式(1)满足条件，那么在读‘1’操作过程中，晶体管Mtn1将保持截止状态．由对称可以确定Mtn1和Mtn3的宽长比．图7 SRAM写‘1’操作时存储单元部分电路(a)存储单元左半面电路 (b)存储单元右半面电路图6给出了读‘1’的仿真图，图中的precharge和WL分别为预冲和字线信号，通过初始值的设定使节点S和节点SB分别为VDD和0．由图可以看出在预充电时，位线BL和BLB很快拉升到VDD，而节点S和SB几乎没变化．当字线选通时，位线BL几乎不变而位线BLB缓慢下降，正如前文所述，产生了电压差ΔBL，将该电压差传递到敏感放大器，通过ΔBL的正负来判断读出的是‘0’还是‘1’(即当△BL ＞ 0时读出‘1’，当ΔBL ＜ 0时读出‘0’)．再看节点S和节点SB，在字线上升时节点SB的电平出现了短暂的升高，但是这个毛刺还不足以触发这个单元．表1 SRAM单元尺寸(单位:μm)Mtn1 Mtn2 Mtn3 Mtn4 Mtp1 Mtp2 W 0．36 0．36 0．54 0．54 0．72 0．72 L 0．18 0．18 0．18 0．18 0．18 0．18 3．2 SRAM存储单元的写操作首先假设一个存储单元内已经存储了逻辑‘0’，即节点S电压为0以及节点SB电压为VDD，然后对该单元写入逻辑‘1’．在写操作之前，写驱动需将位线BL和BLB分别设置为VDD和0．当字线被选中(WL为VDD)时，存取晶体管Mtn3和Mtn4打开．写‘1’操作的相关的电路分析如图7所示，节点S被上拉到VDD/2(图7a)以及节点SB被下拉到VDD/2(图7b)，接着存储单元发生跳转，从而逻辑‘1’便被保存在由晶体管 Mtn1，Mtn2，Mtp1和Mtp2构成的锁存器中．在图7中，电容CS和CSB分别为节点S和节点SB的寄生电容．图8 SRAM存储单元的写‘1’操作介于读稳定约束的限制，位线BL不能通过晶体管Mtn3强制升高S点的电平．从而需借助晶体管Mtn4强行拉低节点SB的电平来实现对存储单元的写入．由于晶体管Mtp1对此过程起到阻碍的作用，所以晶体管Mtp1必须比晶体管Mtn4弱，从而能够将节点SB下拉到足够低，这个约束称之为可写入(writeability)．一旦节点SB的电平为低，晶体管Mtn2断开而晶体管Mtp2导通，将节点S上拉到期望的高电平，晶体管Mtn4工作在线性区而晶体管Mtp2工作在饱和区．将此方程整理得:总之，如果式(3)得到满足，那么晶体管Mtn1在写‘1’工作过程中将被强制进入截止模式．这将保证Mtn2随之导通，从而修改存储信息．由对称可以确定Mtn3和Mtp2的宽长比．图8给出了写‘1’的仿真图，由图可看出单元内的初始值为‘0’．同时将字线和写信号上拉为高电平，此时则选中该单元并将位线BLB下拉至‘0’，从而单元内的逻辑值发生翻转．3．3 SRAM存储单元的尺寸选取本文因采用TSMC180nm工艺在Hspice环境下进行仿真，综合考虑多种因素(面积、稳定性等)后，最终确定晶体管的尺寸如表1(表中W表示晶体管的沟道宽度，L表示晶体管的沟道长度)．4 总结本文给出了一种基于超深亚微米工艺SRAM 6T存储单元的设计方法．构建了一种简化的SRAM电路，使其具有基本的读、写以及保持数据的功能，然后基于使用的TMSC 180nm工艺库及存储单元内部的一些参数限制，选择了一组可行的各MOS管的W/L参数．以上设计方法通过Hspice进行仿真验证，结果表明这种设计方法是可靠而有效的．参考文献:[1] Rabey JM，Chandrakasan A，Nikolic B．周润德等译．数字集成电路——电路、系统与设计(第2版)[M]．北京:电子工业出版社，2005．[2] Scheffer L，Lavagno L，Martin G，著．陈力颖，邹玉峰译．集成电路实现、电路设计与工艺[M]．北京:科学出版社，2008．[3] Rakers P，Abrlal A，Connell L，et al．Secure Contactless Smartcard ASIC with DPA Protection[J]．IEEE J．Solid State Circuits，2001，36(3):559 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第26卷 第9期2005年9月半 导 体 学 报CHIN ESE J OURNAL OF SEMICONDUCTORSVol.26 No.9Sep.,20053国家自然科学基金(批准号:60206006),教育部重点科技研究(批准号:104172),国防重大预研基金(批准号:41308060305)和博士后基金(批准号:Q6312573)资助项目 刘红侠 女,1968年出生,博士,教授,博士生导师,主要从事深亚微米器件和电路可靠性研究.Email :hxliu @ 郝 跃 男,1958年出生,博士,教授,博士生导师,主要从事深亚微米器件和电路建模及表征技术研究. 2005201225收到,2005203215定稿ν2005中国电子学会深亚微米pMOS 器件的HCI 和NBTI 耦合效应与物理机制3刘红侠 郝 跃(西安电子科技大学微电子学院,宽禁带半导体材料与器件教育部重点实验室,西安 710071)摘要:研究了深亚微米pMOS 器件的热载流子注入(hot 2carrier injection ,HCI )和负偏压温度不稳定效应(negativebias temperature instability ,NB TI )的耦合效应和物理机制.器件在室温下的损伤特性由HCI 效应来控制.高温条件下,器件受到HCI 和NB TI 效应的共同作用,二者的混合效应表现为NB TI 不断增强的HCI 效应.在HCI 条件下器件的阈值电压漂移依赖沟道长度,而NB TI 效应中器件的阈值电压漂移与沟道长度无关,给出了分解HCI 和NB TI 耦合效应的方法.关键词:深亚微米pMOS 器件;热载流子注入;负偏压温度不稳定性;界面态;氧化层固定正电荷PACC :7340Q ;7300;7220J中图分类号:TN38613 文献标识码:A 文章编号:025324177(2005)09218132051 引言MOS 器件中的热载流子注入(hot 2carrier in 2jection ,HCI )和负偏压温度不稳定效应(negative bias temperat ure instability ,NB TI )是影响器件可靠性的重要因素.对于目前采用特征尺寸在0125μm 以下工艺的MOSFET ,其HCI 和NB TI 可靠性分析成为高性能设计和高可靠性应用中的重要环节[1～4].MOS 器件中的HCI 效应源于器件特征尺寸的不断缩小和沟道中横向和纵向电场的增加[5,6].在深亚微米尺度下,HCI 效应主要反映在沟道热载流子(channel hot 2carrier ,C HC )效应.NB TI 效应是由于在高温下对pMOSFET 栅极加大的负栅压偏置(源极、漏极和衬底接地)所造成的器件退化,表现为阈值电压漂移不断增大,亚阈值斜率不断减小等器件参数的变化[7～10].对于NB TI 和HCI 这两种单独的效应已有大量研究,但是关于HCI 和NB TI 耦合效应对器件特性的影响则研究甚少.在实际的工作器件中,这两种效应同时存在并相互影响.如何理解在HCI 和NB 2TI 效应共同作用下,深亚微米p MOS 器件的退化以及这两种效应之间的相互作用机制,以便定量确定HCI 效应和NB TI 效应各自的贡献.本文主要研究了高温沟道热载流子模式下,HCI 和NB TI 的共同作用对器件阈值电压和跨导漂移的影响,提出了NB TI 效应不断增强的HCI 耦合效应机制和分解这两种效应的方法.2 深亚微米pMOS 器件的HCI 和NBTI 耦合机制 实验器件采用0125μm CMOS 工艺技术制备的p MOSFET ’s ,器件的沟道长度L 为0125μm ,沟道宽度W 为5μm ,栅氧化层厚度T ox 为5nm.对HCI 效应,在栅和漏都施加应力,对NB TI 效应,高温下只在栅极施加应力.在单独NB TI 应力条件下,器件中只存在NB 2半 导 体 学 报第26卷TI 效应.在高温C HC 应力条件下,器件中会同时存在HCI 效应和NB TI 效应.为进一步比较HCI 和NB TI 对于p MOSFET 特性的影响,在栅电极施加相同的应力电压V G =-315V ,改变漏电极所加的电压,即V D 分别等于0,-1175和-315V ,源电极和衬底接地,即保持V S =V SUB =0V ,应力时间t =23000s ,器件所处的工作温度为T =150℃.图1给出了pMOSFET 在只有NB TI 应力条件下和HCI 与NB TI 应力同时存在条件下,器件阈值电压的特性退化比较图.对于图中所给出的三种应力条件,栅上所施加的电压保持不变(V G =-315V ).其中,实心方块和空心方块分别代表较高漏电压和中等漏电压情况下,即NB TI 和HCI 混合效应对于p MOS 2FET 的阈值电压退化的影响;实心三角形对应漏电压为零时,即只存在NB TI 应力条件下,p PMOS 2FET 的阈值电压退化.作为对比,图1还给出了在施加两种不同高漏压情况下,pMOSFET 阈值电压退化特性的对比(V G =V D =-315V 和V G =V D =-2175V ).图1 不同的栅和漏偏置条件下,阈值电压退化与应力时间的关系Fig.1 Threshold voltage shift as a f unction of stress time for different gate bias and drain bias在所施加的几种应力条件下,器件的阈值电压都向负栅压的方向漂移(图1所示为器件阈值电压漂移的绝对值),亚阈特性退化.应力前,亚阈斜率值大约为70mV/decade ,应力后当V G =-315V ,V D 分别为0,-1175,-315V 时,亚阈斜率值增加到76,78和81mV/decade.这表明器件参数的退化是由于应力间产生的界面陷阱和氧化层固定正电荷所造成的.其中,在V G =V D =-315V 的高温HCI 和NB TI 应力条件下的阈值电压漂移都大于在V G =-315V ,V D =-1175V 的应力条件下的阈值电压漂移,而这两种情况下的阈值电压漂移又大于V G =-315V ,V D =0的NB TI 条件下的阈值电压漂移.图1的数据表明当栅上所施加的电压保持不变时,漏端所加的电压越高,器件的阈值电压退化越严重.这说明在热载流子应力条件下,有大量的陷阱产生;同时也说明V G =V D 是阈值电压退化最严重的应力条件,在这种应力条件下,HCI 和NB TI 都对阈值电压的退化产生影响.而当V G =-315V ,V D =0时,只有NB TI 效应影响器件阈值电压的退化.结合V G =V D =-2175V 时的高温沟道热载流子应力条件下的阈值电压漂移,可以充分地说明HCI 和NB TI 的共同作用大于NB TI 效应单独作用的效果,所以在V G =V D =-315V 的高温CHC 应力条件下器件特性的退化是这两种效应的综合体现.为了更进一步研究HCI 和NB TI 引起p MOS 2FET 特性退化的本质,在负偏置应力结束后,对器件施加反方向的正偏置应力进行后应力退火处理.具体施加的退火条件为:栅电压V G =315V ,退火时间t =7000s.图2给出施加应力后,pMOSFET 阈值电压的恢复与退火时间之间的关系.从图中可以明显地看出,在V G =V D =-315V 和V G =-315V ,V D =0这两种应力条件下,pMOSFET 的阈值电压恢复值最大,ΔV TH =4mV.但是比较阈值电压恢复的百分比可知,在单独的NB TI 应力作用下,经过退火后,p MOSFET 的阈值电压恢复得最多,大约为33%;在高漏压应力条件下,阈值电压的恢复百分比为17%;在中等漏压应力条件下,阈值电压的恢复百分比最小,大约为14%.图2 不同的栅和漏偏置条件下,阈值电压的恢复与退火时间的关系Fig.2 Threshold voltage restore as a f unction of an 2nealing time for different gate bias and drain bias4181第9期刘红侠等: 深亚微米pMOS 器件的HCI 和NB TI 耦合效应与物理机制从上述实验结果可知,尽管在单独的NB TI 应力作用下,p MOSFET 的阈值电压退化最小,但是在同样的应力条件下退火后,NB TI 应力作用后,器件的阈值电压却得到最大限度的恢复.可见,尽管在高温沟道热载流子应力条件下产生了更多的陷阱,但是在NB TI 应力条件下的阈值电压恢复得更多,表明在NB TI 条件下有更多的陷阱解陷.这充分说明在高温沟道热载流子应力下产生的大多数陷阱是不可退火的界面陷阱,在NB TI 效应下产生的多为氧化层固定正电荷,而氧化层固定正电荷可以被部分退火消除.3 NBTI 和HCI 效应对器件退化影响的分解 在高温沟道热载流子应力条件下,器件的退化是由HCI 和NB TI 效应共同作用的.如何评价这两种机制共同作用下的器件损伤和它们各自的作用?本文提出了一种同时考虑这两种机制的模型和分解NB TI 和HCI 的方法.图3和图4给出了在高栅压条件下(V G =V D =-315V ),沟道长度为0125μm 的pMOSFET 中阈值电压和跨导漂移与温度的依赖关系.当温度在80℃附近时,器件的阈值电压漂移达到最小,当温度大于80℃后阈值电压漂移不断增加.但是在跨导的图3 阈值电压漂移和温度之间的关系Fig.3 Threshold voltage shift as a f unction of temper 2ature漂移和温度的关系曲线中却没有出现最小值,而且跨导漂移的绝对值随着温度的升高而减小,这和以前参考文献所报道的跨导漂移随着温度的增加而减小的关系是完全一致的.跨导漂移和温度的关系表明这个器件参数主要敏感于在应力期间由热空穴注入引起的施主型界面陷阱.而器件的阈值电压漂移主要受到氧化层电荷的影响,它与温度的关系表明不仅只有HCI 起作用,还要归功于附加的NB TI 效应形成的正电荷的影响.当温度在80℃以下时,阈值电压的损伤是由HCI 机制引起的;当温度处于80℃到150℃之间时,NB TI 效应引起了阈值电压附加增加的漂移.图4 跨导漂移和温度之间的关系Fig.4 Maximum transconductance shift as a f unction of temperature图5给出了在室温条件下(V D =-315V ),沟道长度为0125μm 的p MOSFET 中跨导漂移和衬底电流与栅压的依赖关系.从图5中可以看出,室温下跨导漂移的极值发生在与初始最大衬底电流同样的栅电压下,最大衬底电流对应最严重的HCI 条件,这表明器件跨导的漂移是由HCI 损伤引起的.图5 不同栅压下的跨导漂移和衬底电流Fig.5 Maximum transconductance shift and substrate current for different gate voltages5181半 导 体 学 报第26卷图6给出了在同样条件下,器件阈值电压的漂移和衬底电流与栅压的依赖关系.从图6可以看出,室温下器件阈值电压的漂移随着栅电压的增加而增加,这是由于在高栅压应力条件下,栅的边界会有更多的空穴从垂直电场中获得能量,处于热激活状态.这些热激活的空穴能够打断氢终端的悬挂键,产生氧化层陷阱和氧化层固定正电荷,使阈值电压的退化增强.与应力下器件跨导的退化特性相比较而言,在应力下阈值电压的退化与衬底电流之间却不遵循任何关系,这表明对于器件阈值电压的退化和跨导的退化是由完全不同的两种机制所控制的.HCI 和NB TI 这两种机制对器件退化的共同作用使得预测p MOSFET 寿命的模型更加复杂.图6 不同栅压下的阈值电压漂移和衬底电流Fig.6 Threshold voltage shift and substrate current for different gate voltages对于W /L =5μm/0125μm ,栅氧化层厚度T ox =5nm 的实验样品在同样温度下分别施加NB TI 和高栅压C HC 应力,器件的阈值电压漂移见图7.从图中可以看出,由NB TI 应力引起的漂移与沟道长度无关,并且与在相同条件高栅电压应力下长沟器件的测量值相同.这表明高温条件下,在V G =V D 应力期间,退化中的NB TI 成分与单独NB TI 条件下的相同.在这些偏置条件下,p MOSFET 退化过程中固定正电荷的形成是NB TI 和C HC 分别独立作用结果的总和.通过将相同应力下长沟器件的漂移值从短沟器件的漂移值中减去,可以把退化期间C HC 应力对固定正电荷的贡献分解出来.4 结论研究了深亚微米pMOSFET 的HCI 和NBTI图7 在CHC 和NB TI 应力下,阈值电压漂移和沟道长度的关系Fig.7 Threshold voltage shift as a f unction of channel length under CHC and NB TI stress效应.结果表明,低温下器件的参数漂移很明显由HCI 效应来控制,在高温C HC 应力条件下,器件受到HCI 效应和NB TI 效应的共同作用,二者的混合效应表现为NB TI 不断增强的HCI 效应.器件的跨导漂移主要是由热空穴注入引起的界面态所引起的,而阈值电压则对氧化层中的净正电荷的形成很敏感.由于NB TI 效应对阈值电压的影响与沟道长度无关,通过测量相同条件下长沟道器件在沟道热载流子应力下阈值电压的漂移值就可以将短沟道器件在同样应力条件下NB TI 的漂移值分离出来,由此可以分解出这两种效应各自对器件参数漂移的影响.参考文献[1] Yamamoto T ,Uwasawa K ,Mogami T.Bias temperature in 2stability in scaled p +polysilicon gate p 2MOSFET ’s.IEEE Trans Electron Devices ,1999,46:921[2] Blat C E ,Nicollian E H ,Poindexter E H.Mechanism of nega 2tive 2bias 2temperature instability.J Appl Phys ,1991,69(3):1712[3] Chaparala P ,Shibley J ,Lim P.Threshold voltage drift inPMOSFETs due to NB TI and HCI.IEEE International Inte 2grated Reliability Workshop Final Report ,2000:95[4] Fishbein B ,Doyle B ,Conran C.Thermal instability in p 2chan 2nel transistors wit h reoxidized nitrided oxide gate dielectrics.IEEE Trans Electron Devices ,1992,39(11):2672[5] Thompson S ,Packan P ,Bohr M.MOS scaling :transistorschallenges for 21st century.Intel Technology Journal ,1998,2(3):21[6] Haggag A ,McMahon W ,Hess K ,et al.High 2performance6181第9期刘红侠等: 深亚微米pMOS器件的HCI和NB TI耦合效应与物理机制chip reliability from short2time2test s2statistical models for op2tical interconnect and HCI/TDDB/NB TI deep2submicrontransistor failures.IEEE International Reliability PhysicsSymposium2001:271[7] Hook T B,Adler E,Guarin F,et al.The effect s of fluorine onparametrics and reliability in a01182μm315/618nm dual gateoxide CMOS technology.IEEE Trans Electron Devices,2001,48(7):1346[8] Morifuji E,Kumamori T,Muta M,et al.New considerationsfor highly reliable PMOSFETs in100nm generation and be2yond.VL SI Technology,2001:117[9] Ichinose K,Saito T,Yanagida Y,et al.A high performance0112μm CMOS wit h manufacturable0118μm technology.VL SI Technology,2001:103[10] Han Xiaoliang,Hao Yue,Liu Hongxia.NB TI effect s of p+gate pMOSFET and influence of nit rogen on NB TI effect s.Chinese Journal of Semiconductors,2005,26(1):84(in Chi2nese)[韩晓亮,郝跃,刘红侠.深亚微米p+栅pMOSFET中NB TI效应及氮在其中的作用.半导体学报,2005,26(1):84]Couple E ffects and Physical Mechanism of HCI and NBTIin Deep Submicron pMOSFET’s3Liu Hongxia and Hao Yue(Key L aboratory of Mi nist ry of Education f or W i de B and2Gap S emiconductor M aterials and Devices,School of Microelect ronics,X i dian Universit y,X i’an 710071,China)Abstract:The couple effects and physical mechanism of HCI(hot2carrier injection)and NB TI(negative bias temperature insta2 bility)in deep submicron pMOSFET’s are investigated.At room temperature the HCI contribution to the device damage is con2 firmed.However,at high temperatures the degradation is controlled by the cooperation of HCI and NB TI mechanism.NB TI channel hot2carrier enhancement is really observed.The threshold voltage shift depends on channel length under HCI stress, whereas the threshold voltage shift is not dependent on channel length for NB TI.A method to decouple the HCI and NB TI is presented.K ey w ords:deep submicron pMOSFET’s;HCI;NB TI;interface states;positive fixed oxide chargesPACC:7340Q;7300;7220JArticle ID:025324177(2005)09218132053Project supported by t he National Natural Science Foundation of China(No.60206006),t he Key Project of Chinese Minist ry of Education(No.104172),t he National Defense Pre2research(No.41308060305),and t he Postdoctoral Foundation of China(No.Q6312573) Liu Hongxia female,was born in1968,PhD,professor,adviser of PhD candidates.She mainly focuses on reliability of deep submicron devices and circuit s.Email:hyliu@ Hao Yue male,was born in1958,PhD,professor,adviser of PhD candidates.His research interest s are modeling and characterization of deep submicron devices and circuit s. Received25J anuary2005,revised manuscript received15March2005ν2005Chinese Institute of Electronics7181。
《超大规模集成电路设计》习题1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC ，SSI)•中规模集成电路(Medium Scale IC ，MSI)•大规模集成电路(Large Scale IC ，LSI) •超大规模集成电路(Very Large Scale IC ，VLSI)•特大规模集成电路(Ultra Large Scale IC ，ULSI)•巨大规模集成电路(Gigantic Scale IC ，GSI ）2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI 减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI 内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI 后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI 组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS 工艺制作CMOS 反相器的工艺流程过程。
4．在VLSI 设计中，对互连线的要求和可能的互连线材料是什么？5．在进行版图设计时为什么要制定版图设计规则？划分集成电路规模的标准数字集成电路类别MOS IC 双极IC 模拟集成电路SSI ＜102＜100 ＜30 MSI 102～103100～500 30～100 LSI 103～105500～2000 100～300 VLSI 105～107＞2000 ＞300 ULSI 107～109GSI ＞109在芯片尺寸尽可能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC，尽可能地提高电路制备的成品率6．版图验证和检查主要包括哪些方面？u DRC(Design Rule Check)：几何设计规则检查；对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；u ERC(Electrical Rule Check)：电学规则检查；检查电源(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性；u LVS(Loyout versus Schematic)：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等；u LPE(Layout Parameter Extraction)：版图寄生参数提取；从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE 格式的网表，用于后仿真验证；u POSTSIM：后仿真，检查版图寄生参数对设计的影响；提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。
第26卷 第10期2005年10月半 导 体 学 报CHIN ESE J OURNAL OF SEMICONDUCTORSVol.26 No.10Oct.,20053国家自然科学基金(批准号:60376024)和国家高技术研究发展计划(批准号:2003AA1Z1630)资助项目 朱志炜 男1975年出生,博士研究生,主要从事集成电路设计和可靠性研究. 郝 跃 男1958年出生,教授,博士生导师,主要从事微电子学与半导体器件的研究. 2005202218收到,2005205214定稿ν2005中国电子学会T L P 应力下深亚微米GGNMOSFET特性的仿真3朱志炜 郝 跃(西安电子科技大学微电子学院宽禁带半导体材料与器件教育部重点实验室,西安 710071)摘要:对TL P (传输线脉冲)应力下深亚微米GGNMOS 器件的特性和失效机理进行了仿真研究.分析表明,在TL P 应力下,栅串接电阻减小了保护结构漏端的峰值电压;栅漏交迭区电容的存在使得脉冲上升沿加强了栅漏交叠区的电场,栅氧化层电场随着TL P 应力的上升沿减小而不断增大,这会导致栅氧化层的提前击穿.仿真显示,栅漏交迭区的电容和栅串接电阻对GGNMOS 保护器件的开启特性和ESD 耐压的影响是巨大的.该工作为以后的TL P 测试和标准化提供了依据和参考.关键词:静电放电;传输线脉冲;氧化层电场PACC :0570;7220J ;4410 EEACC :0290;2530;2550X中图分类号:TN38611 文献标识码:A 文章编号:025324177(2005)10219682071 引言先进的ESD 保护电路应该具有三个要素:一是要有比较好的电压钳位能力;二是失效电流必须足够大;三是开启时间必须足够小.实践中发现深亚微米CMOS 集成电路因静电放电而损坏的情形越来越严重,必须对深亚微米保护电路的特性进行深入的研究,并在此基础上进行改进以达到更好的保护效果.自保护栅接地NMOSFET (GGNMOSFET )是最常用的ESD 保护结构之一,可以在ESD 事件中开启、泄放ESD 电流,我们的研究主要集中在GGNMOSFET 保护结构上.目前对于ESD 保护结构主要的测试手段是HBM (人体模型)测试、DC 测量和TL P 方法.HBM 和DC 测量是常用的方法,它们已经有标准化的程序和仪器,其测量结果可作为评定保护器件能力的数据.但是由于其测量方法是破坏性的,并且可测试的参数有限,不能得到诸如snap back 电压,二次击穿电流等参数,所以必须引入新的测试方法对ESD保护结构进行测试,以利于保护结构的设计.自从1985年Maloney 和Khurana 引入TL P 测量方法用于ESD 参数测试以来[1],这项技术已经成为减小ESD 保护电路设计周期的最有效的工具之一.TL P方法使用方波脉冲对待测器件(DU T )进行测试,方波的脉宽经过选择,具有与HBM ESD 测试相同的能量范围[2],可以对DU T 产生与HBM ESD 应力相同程度的损伤.虽然TL P 得到了应用,但是由于TL P 系统的建立和调试非常困难,而且随着工艺技术的进步,TL P 测试中的物理机理和失效分析也更加复杂.到目前为止,几乎大部分半导体公司在提交使用TL P 测试得到的保护结构ESD 加固能力数据的时候,都没有清楚地指出TL P 测试的细节条件.且在这些报告中,很少涉及到标明保护器件ESD 加固能力的阈值条件,例如二次击穿电流等.再者,几乎所有的TL P 测试都是基于步进应力的测试,但是很少考虑脉冲上升沿的作用和多次的脉冲应力对ESD 保护器件的积累效应及其可能产生的失效.这些问题的存在使得不同公司的测试结果无法比较,对于TL P第10期朱志炜等: TL P应力下深亚微米GGNMOSFET特性的仿真方法的广泛应用造成了很多困难.本文利用器件仿真的优点,使用TCAD软件Atlas的混合模式仿真技术对深亚微米GGNMOS器件在TL P脉冲下的特性进行了仿真研究,建立了适用于深亚微米保护器件的仿真模型,使用与实际TL P测试相等的电路设置对保护结构进行了混合模式仿真,对保护结构在TL P应力下的工作原理和特性进行了讨论与分析,为以后的TL P测试和标准化提供了参考和依据.2 GGNMOS保护结构工作原理及仿真模型2.1 工作原理在CMOS技术中,ESD保护通常由一个处于snap back状态的GGNMOS器件来实现[3].过程如下:当一个正脉冲加于GGNMOSFET漏端时,漏衬结(n+/p)被反偏,随着脉冲电压的升高,漏衬结电场逐渐增大,最终产生雪崩击穿.当雪崩击穿发生时,漏端耗尽区内产生大量的电子2空穴对,其中电子被漏端收集,而空穴被衬底收集1当空穴电流流过衬底区到达衬底电极时,由于衬底电阻的存在会使得衬底靠近沟道的一侧电势升高,而源极电势保持不变.当衬底电势足够大而使得源2衬结正偏时,电子开始从源极注入,被漏极收集,寄生的横向双极晶体管(BJ T)开启.所以对于GGNMOS保护结构来说,空穴电流和衬底电阻的大小对于保护结构的开启性能有着重要的影响.如果这个寄生晶体管具有足够高的正向增益,它就可以自己提供所需的基极电流,保持结构自偏置.在这种情况下,ESD应力电流几乎完全通过寄生双极晶体管泄放.2.2 保护器件的仿真模型本文利用Silvaco公司的半导体器件模拟器Atlas[4]建立了GGNMOS保护器件在TL P应力下的仿真模型.对于深亚微米器件的ESD事件来说,由于器件尺寸很小,而ESD现象会产生局部的高温和快速变化的高电场,此时必须考虑载流子的速度过冲、载流子扩散与载流子温度的相关性、碰撞离化率与载流子能量分布的关系和晶格加热等问题对各种参数的影响.而漂移2扩散模型在这种情况下已不适用,必须使用能量平衡传输模型.能量平衡传输模型考虑了载流子温度与电流密度的关系,认为迁移率和碰撞离化系数不仅与局部电场有关,同时也是载流子温度的函数,因此它可以更准确地对ESD保护结构进行建模.同时模型中还要求解热流方程,以考虑在瞬态ESD事件中温度的影响.因此本文使用的仿真模型是一种非恒温能量平衡传输模型(N EB),由六个偏微分方程组成,分别为泊松方程、载流子连续性方程(电子和空穴)、能量平衡方程(电子和空穴)及晶格热流方程1描述了载流子的非恒温、非本地输运现象,包括了载流子加热及其相关的现象,如速度过冲等,比漂移2扩散模型更为精确;而像迁移率、碰撞离化系数等很多参数也都不再仅仅是电场的函数,而成为载流子温度和晶格温度的函数.在对该六个方程组成的方程组求解过程中,方程组的收敛性很差,必须使用牛顿法进行求解,而这个过程会耗费大量的计算时间.对于ESD应力下深亚微米GGNMOS器件来说,漏端耗尽区的碰撞离化决定了寄生BJ T的开启特性,所以在仿真中选取一个合适的碰撞离化模型是至关重要的.本文的碰撞离化过程由下面的方程描述:G=αn J n+αp J p(1)其中 G是电子空穴对的总产生率;αn,αp是电子和空穴的碰撞电离系数;J n,J p是电流密度.Atlas中的电离模型假定器件内部特殊点的碰撞离化系数是这个点处电场的函数,其表达式如下所示:αn=ANexp(-BNE)β(2)αp=A Pexp(-BPE)β(3)式中 参数β通常取1;E是器件内部特定点处电流路径方向上的电场;AN,A P,BN,B P都是晶格温度的函数.但是对于我们研究的器件,由于在仿真中加入了能量平衡模型,所以必须对上述公式进行修正,加入载流子温度成分,以进行更精确的分析.(2),(3)式中的电场E修正为如下形式:E(n,p)eff=32×k T(n,p)qL(n,p)(4) E n eff和E p eff是电子和空穴的有效电场,它们是载流子温度的函数.L n和L p为电子和空穴的能量弛豫长度,由下式计算:L(n,p)=V(n,p)sat T(n,p)aus(5) V n sat和V p sat是电子和空穴的饱和速率,它们是晶9691半 导 体 学 报第26卷格温度的函数,其温度关系模型为:V (n ,p )sat=a (n ,p )1+b (n ,p )exp (T L c (n ,p ))(6)式中 a (n ,p ),b (n ,p ),c (n ,p )为常数,仿真中分别取值为214×107cm/s ,018,600K;T L 是晶格温度.T naus 和T paus 是电子和空穴能量弛豫时间.在这里能量弛豫时间是一个非常重要的参数,它们确定了载流子能量交换的时间常数.要使模型准确,就必须精确地定义能量弛豫时间.在加入晶格热流方程后,弛豫时间是载流子能量和晶格温度的表达式,可定义为如下形式:T (n ,p )aus =τ(n ,p )0(ε(n ,p )k T L)-ρ(7)式中 ε是平均载流子能量;τ0是常数,仿真中取值014p s.此处ρ值由主要散射机制决定,与掺杂分布和所加的电场有关,其取值在-115～1之间.它的大小由碰撞离化模型的校准决定,在本文的校准中取ρ值为015.2.3 仿真器件结构和电路形式首先利用At hena 工艺仿真软件用标准011μm CMOS 工艺生成需要的GGNMOSFET ,器件尺寸为:栅长L =0110μm ,氧化层厚度T ox =215nm ,栅宽W =100μm.仿真生成的器件结构如图1所示.图1 仿真器件结构图Fig.1 Structure of simulated device在建立用于仿真的器件结构后,使用Atlas 的混合电路仿真模型建立如图2所示的TL P 测试电路.图中DU T 代表待测器件,MOSFET 为上述生成的数值器件结构,源和衬底直接接地,栅极通过一个电阻R g 接到地.我们知道栅压的存在可以促使漏雪崩击穿提前发生,R g 的作用就是在脉冲起始阶段使得栅极上能够耦合一个电压.电压源代表所需的TL P 脉冲,50Ω的电阻代表了电缆和端口的特征阻抗,R s 是串联电阻,用来帮助减小DU T 的反射脉冲.图2 TL P 测试等效电路图Fig.2 Equivalent circuit of TL P test2.4 仿真校准仿真器件生成后需要结合测试进行仿真校准.仿真校准是进行ESD 混合模式仿真中的关键步骤之一,它包括了工艺校准和器件特性校准.工艺校准主要集中在与工艺相关的参数上,例如掺杂分布、栅氧化层厚度、阈值电压等,通过校准使工艺仿真生成的器件结构与要求的相符.器件特性校准是把稳态和瞬态仿真结果与TL P 测试仪、ESD 轰击测试仪等测量仪器得到的测试数据进行比较,修改相关参数,使得仿真的和测试的数据匹配.其中需主要校准的参数有迁移率模型参数、材料参数和热系数.迁移率模型参数校准将匹配载流子迁移率的值μn ,μp ,解释载流子传输中的散射机制.材料参数校准把物理参数与ESD 器件结构中的材料相关联,包括半导体参数、能量平衡方程参数、晶格温度模型参数等.复合模型和碰撞离化模型也将在这一步骤中进行校准,对碰撞离化模型系数的校准是器件特性校准的关键一步.热系数校准使用热力学系数,例如热边界条件,校准I 2V 曲线上的ESD 工作区和热击穿点.在校准完成后,得到一套相应的模型参数,用于进行接下来的混合模式仿真.791第10期朱志炜等: TL P 应力下深亚微米GGNMOSFET 特性的仿真3 仿真结果和讨论3.1 仿真结果使用图2所建立的电路和图1的器件结构,在电源上施加上升沿为2ns 、脉宽为75ns 的TL P 脉冲进行仿真,为了使结果更具有特殊性,仿真中令R g 为0,即让栅直接接地.仿真的结果如图3所示,从图中看到曲线经过两个峰值才进入保持电压状态,其保持电压与图4中实验测量所得的保持电压值基本相同,这也说明我们的仿真结果是可信的.图3 仿真的漏端电压2时间曲线Fig.3 Simulated drain voltage versustime图4 TL P 测试的I 2V 曲线Fig.4 I 2V characteristic under TL P condition通常,GGNMOS 在TL P 应力下有两种电流通路:(1)漏引起的势垒降低(DIBL )效应所产生的电流通路;(2)寄生的BJ T 导通后形成的电流通路.在栅压为0时[5],体内漏源间的势垒低于表面,此时DIBL 电流注入多发生在体内,注入电子在体内流动,最后流入漏区,形成体内DIBL 电流通路.图3中曲线上有三个点比较特殊,即A ,B ,C 点,在时间轴对应T A ,T B ,T C .图5和图6是T A 点和T C 点电流线图.从0时刻到T A 时间段,漏端电压在不断上升,由于栅漏交迭电容的存在和d V /d t 效应,栅漏图5 仿真的T A 时刻电流线分布图Fig.5 Simulated flowlines distribution at TA图6 仿真的T C 时刻电流线分布图Fig.6 Simulated flowlines distribution at T C交迭区会产生一个空穴位移电流对栅氧化层电容充电,这会在交迭区内产生一个大的电场.越接近T A ,这个电场越大,在T A 之前就有可能足以引发碰撞电离效应,这个电场对漏衬结的雪崩击穿具有很强的促进作用[6].在T A 点,漏端由于漏衬结的高电场,会产生雪崩倍增,产生的空穴流被衬底收集产生衬底电流,此时在空穴电流,DIBL 电流的共同作用下,源衬结靠近沟道部分正向导通,寄生BJ T 开始开启.但是如图5所显示,BJ T 在纵向上只是部分开启,源端势垒使得电子只有在源端靠近沟道表面的1791半 导 体 学 报第26卷部分注入.在T A时间点,由于寄生BJ T部分开启,虽然引起漏端电压骤减,但是幅度不大,到T B点就不再下降.此时由于漏端电流继续增大,雪崩倍增继续加强,漏端注入衬底的空穴电流增大,且逐渐靠近源端部分,导致漏端电压有微小的上升1到T C时刻衬底空穴电流足够接近源端,源衬结在纵向上全面正向导通1从图6可以看出,此时寄生BJ T完全开启,保护器件进入snap back区,BJ T完全依赖于自偏置作用而工作,不需要漏端的雪崩击穿电流,此时漏端电压减小逐渐接近于保护器件的保持电压,衬底电流也开始减小最终保持一个稳定的值.3.2 电阻R g的影响图7是仿真的R g=0和R g=10kΩ的器件漏端电压的瞬态曲线,从图中看出R g对漏端电压的峰值的影响是很大的.对于R g=10kΩ的电路情况,在R g的作用下,栅上建立了一个电压,从而保证了栅耦合电压的形成,与直接接地的电路相比,其漏电压曲线少了一个尖峰.图8显示了在有栅串联电阻R g 和无R g情况下器件y方向上的能带图,图中x轴的原点是Si2SiO2界面.可以看出R g=10kΩ时在表面处存在一个电子势阱,电流密度在表面处最大.而对于无R g的情况,BJ T导通时势阱在体内,而电流密度在体内最大.这是由于在栅压的作用下,器件内部多了一种电流通路,即由于栅压而形成的表面沟道强反型电流通路.而且在栅压的作用下,表面处的势垒低于体内,这就使得源端由于DIBL产生的电子注入基本上发生在表面薄层内,注入电子电流在表面流动,这些电子到达漏端形成DIBL电流.在寄生BJ T导通前其主要的电流通路是强反型沟道电流和表面DIBL电流,这两部分电流应力相互加强,总电流要大于无R g时的体内DIBL电流.在这个电流激励下,漏端p n结的雪崩击穿会比栅压为零时更早发生,导致寄生的BJ T更快开启.由图9看出,这个电压峰值随着上升时间的减少而不断增大,在012ns时,电压峰值已经接近12V,图中x轴原点为Si2SiO2界面.从文献[7]中知道,在栅压约为12V 时,栅氧化层在ESD应力下的击穿时间T bd已经在1ns左右,虽然这个电压峰值保持的时间比较短,但是考虑到ESD应力的积累效应,这个电压峰值对于被保护的core电路是一个很大的威胁,这会导致被保护的电路更早失效.所以在实际应用中,GGN2 MOSFET栅端应串接一个大的电阻到地,通常这个电阻使用寄生的分布电阻,阻值选择应该小心进行确定,如果电阻过大,栅上电压放电过慢,则在栅压的作用下,寄生的BJ T电流通路也会接近于表面.由于电流通路变窄,表面沟道的大电流很容易损伤表面沟道和栅氧化层.而且由于表面的掺杂波动的统计分布,使得保护器件在栅宽度上开启的不均匀性变大,电流在栅宽度上的不均匀分布加强,这不利于较大栅宽的器件或多finger器件的ESD加固性能.图7 仿真的R g=0和R g=10kΩ的漏端电压2时间曲线Fig.7 Simulated drain voltage versus time curves when R g=0and R g=10kΩ图8 寄生BJ T开始导通时的能带图Fig.8 Energy2band diagrams when the parasitic BJ T begins to turn on3.3 d V/d t对漏端峰值电压和栅氧化层电场的影响 我们知道在脉冲上升时间段,由于栅电容效应, d V/d t作用下栅漏交迭区产生了很高的电场,它会加速漏端碰撞电离过程[8],从漏这个角度看,应该是上升时间越小,其漏端峰值电压越小,但是这没有考虑到BJ T瞬态开启时漏衬结电容的延迟效应.由于2791第10期朱志炜等: TL P应力下深亚微米GGNMOSFET特性的仿真图9 脉冲上升时间与漏端峰值电压曲线Fig.9 Maximum drain voltage versus rise2time of ap2 plied pulseR C效应的延迟,d V/d t越大,其延迟作用越明显,即漏端最大电压在寄生BJ T导通前是随上升时间变小而增大的,从而使得漏端栅氧化层电场也会随着上升时间变小而变得更大.从图9的结果可以看出, TL P脉冲上升时间逐渐减小时,最大漏端电压逐渐变大,在小于1ns后,上升速度明显变快.使用Atlas 对不同TL P上升时间的情况进行了仿真,TL P上升沿分别为8,5,2,015ns,脉冲幅度相同,器件结构不变.仿真的器件沟道表面x方向电场分布和漏端最大温度与时间关系曲线如图10和11所示,图10中x轴方向由源指向漏,源端位于x轴原点,图11的漏端温度为漏区最大温度,它位于栅漏交叠区靠近表面的区域.由图10可以看出,栅氧化层电场的峰值位于011μm处,即器件的漏端,这说明了栅漏交迭电容的作用.脉冲上升时间变小会导致漏端氧化层电场变大,小于1ns后,电场增加的幅度显著变大.电场的增加会导致表面电流密度的增加,由图11看出,电流密度的变化会引起漏端最大温度的相应变化,上升时间越小,温度上升越快.在脉冲上升到最大值后,电流密度的一致使得最终的温度大小和变化趋势都是一样的.由于脉冲应力下薄栅氧化层击穿时间T bd随1/E ox减小而减小,当栅氧化层在电场E ox达到107V/cm时,脉冲应力下的栅氧化层击穿时间T bd已经在1ns左右.因此当d V/d t减小到一定程度,会导致栅氧化层提前失效或发生热击穿,这对于深亚微米器件和电路来说都是非常危险的.图11中虽然漏端最大温度达到了1000K,但是由于脉冲时间非常短(TL P脉冲周期为75ns),而且器件温度最大点位于栅漏交叠区,所以这样的温度虽然会在器件栅漏交叠区产生一些潜在损伤,但是这些损伤并不是破坏性的损伤,它只会影响保护器件的长期可靠性.图10 栅氧化层电场与x方向位置的关系曲线Fig.10 Electrical field across gate oxide versus posi2 tion in xcoordinates图11 漏端最大温度2时间关系曲线Fig.11 Maximum temperature in drain versus time curve4 结论本文使用混合电路仿真器对GGNMOS ESD 保护结构的TL P测试方法进行了仿真分析,对TL P实验中的物理机理进行了深入研究1详细分析了栅串接电阻和脉冲上升沿参数对保护器件在TL P应力下特性的影响,仿真结果表明在脉冲工作条件下,脉冲上升时间和栅串联电阻对ESD保护器件的特性具有很重要的影响,一定大小的栅串联电阻对GGNMOS结构保护性能的提高是有帮助的;而脉冲上升沿过于陡峭容易产生栅氧化层失效.仿真分析对TL P测试方法的实验设置和标准化都有很强的指导意义,对以后的ESD保护电路的设计也3791半 导 体 学 报第26卷具有很好的参考价值.参考文献[1] Maloney T,Khurana N.Transmission line pulsing techniquesfor circuit modeling of ESD phenomena.EOS/ESD Symposi2um Proceedings,1985:49[2] Lee J C,Hoque M A,et al.A met hod for determining a trans2mission line pulse shape t hat produces equivalent result s tohuman body model testing met hods.EOS/ESD SymposiumProceedings,2000:97[3] Duvvury C.ESD protection device issues for IC designs.IEEE2001Custom Integrated Circuit s Conference,2001:41[4] A TLAS user’s manual.Silvaco International,Santa Clara,USA,2002[5] Chen T Y,Ker M D.Investigation of t he gate2driven effectand substrate2triggered effect on ESD robustness of CMOSdevices.IEEE Transactions on Device and Materials Reliabili2ty,2001,1(5):190[6] Musshoff C,Wolf H,et al.Risetime effect s of HBM andsquare pulses on t he failure t hresholds of GGNMOS tran2sistors.Microelectronics Reliability,1996,36(11):1743 [7] Wu J,J uliano P.Breakdown and latent damage of ultra2t hingate oxides under ESD stress conditions.Microelectronics Re2 liability,2001,41(11):1771[8] Bart h J,Verhaege K.TL P calibration,correlation,standardsand new techniques.EOS/ESD Symposium Proceedings,2000:85A Characterization Simulation of a Deep Sub2MicronGGNMOSFET U nder T L P Stress3Zhu Zhiwei and Hao Yue(Key L aboratory of W i de2B and Gap Semiconductor M aterials and Devices,Microelect ronics I nstit ute,X i dian Uni versit y,X i’an 710071,China)Abstract:Based on simulation,the characteristics and mechanisms of failure on a deep sub2micron grounded2gate NMOS (GGNMOS)are studied under TL P(transmission line pulse)stress.The conclusion is drawn f rom the analysis that the resistor in series with the gate can reduce the maximum drain voltage;and the electric field across the gate oxide can be enhanced due to the existence of the overlap capacitance between the gate and drain under TL P stress.The electric field across the gate oxide will increase as the rise2time of the applied TL P pulse decreases,which will lead to a premature breakdown of gate oxide.Simulation results show that the overlap capacitance of the gate and drain and the resistor in series with the gate is very important to the turn2on characteristic and ESD patience voltage of the GGNMOS protection structure.These can be provided for f uture TL P tests and standardizations.K ey w ords:ESD;TL P;electric field across oxidePACC:0570;7220J;4410 EEACC:0290;2530;2550XArticle ID:025324177(2005)10219682073Project supported by t he National Natural Science Foundation of China(No.60376024)and t he National High Technology Research and De2 velopment Program of China(No.2003AA1Z1630) Zhu Zhiwei male,was born in1975,PhD candidate.He is engaged in research on VL SI design and reliability. Hao Yue male,was born in1958,professor and adviser of PhD candidates.He is engaged in research on microelectronics and semiconductor devices. Received18February2005,revised manuscript received14May2005ν2005Chinese Institute of Electronics 4791。
