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CPU8086 的引脚及其功能

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8086引脚信号

8086引脚信号

11
1). 数据和地址引脚
A19/S6～A16/S3（Address/Status）


地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期T1时刻输 出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效
ⅰ）S6为0，表明AD15~AD0作为数据线；
在总线周期的T2-T4时，这4条线作为输出CPU的状态信息。
28
“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号： 16位数据线：D15～D0 20位地址线：A19～A0 控制线：
ALE、M/IO*、WR*、RD*、READY
INTR、INTA*、NMI，HOLD、HLDA
RESET、CLK、Vcc、GND
29
系统总线的形成
14
2). 读写控制引脚
M/IO*（Memory/Input and Output） 存储器或I/O访问，输出、三态 该引脚输出高电平时，表示CPU将访问 存储器，这时地址总线A19～A0提供20 位存储器地址 该引脚输出低电平时，表示CPU将访问 I/O端口，这时地址总线A15～A0提供16 位I/O口地址
21
3). 中断请求和响应引脚
NMI（Non-Maskable Interrupt）


非屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU 内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请 不可屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障
23
4). 总线请求和响应引脚

8086的引脚功能以及基本知识

8086的引脚功能以及基本知识

8086微处理器由哪几部分组成？各部分的功能是什么？【解】:按功能可分为两部分:总线接口单元BlU(BUSInterfaceUnit)和执行单元EU(ExecutionUnit)。

总线接口单元BlU是8086CPU在存储器和I/O设备之间的接口部件，负责对全部引脚的操作，即8086对存储器和I/O设备的全部操作都是由BIU完成的。

全部对外部总线的操作都必需有正确的地址和适当的限制信号，BIU中的各部件主要是围绕这个目标设计的。

它供应了16位双向数据总线，20位地址总线和若干条限制总线。

其具体任务是：负责从内存单元中预取指令，并将它们送到指令队列缓冲器暂存。

CPU执行指令时，总线接口单元要协作执行单元，从指定的内存单元或I/O端口中取出数据传送给执行单元，或者把执行单元的处理结果传送到指定的内存单元或I/O端口中。

执行单元EU中包含1个16位的运算器A1.U,8个16位的寄存器，1个16位标记寄存器FR,1个运算暂存器和执行单元的限制电路。

这个单元进行全部指令的说明和执行，同时管理上述有关的寄存器。

EU对指令的执行是从取指令操作码起先的，它从总线接口单元的指令队列缓冲器中每次取一个字节。

假如指令队列缓冲器中是空的，WJEU就要等待BIU通过外部总线从存储器中取得指令并送到EU,通过译码电路分析，发出相应限制吩咐，限制A1.U数据总线中数据的流向。

8086的基本总线周期为4个时钟周期，每个时钟周期间隔称为一个T 状态Tl 状态：BlU （总线接口部件）将RAM 或I/O 地址放在地址/数据夏用总线（A/D ）上。

T2状态：读总线周期：A/D 总线为接收数据做准备。

变更线路的方向。

写总线周期：A/D 总线上形成待写的数据，且保持到总线周期的结束（T4）。

T3,T4:对于读或写总线周期，AD 总线上均为数据。

还有插入等待周期Tw:当RAV 或I/O 接口速度不够时，T3及T4之间可插入等待状态Tw βTi:当InU 无访问操作数和取指令的任务时，8086不执行总线操作,总线周期处于空闲状态TiO在最小模式中引脚定义GND ・ADl4ADBADUADllADl∙AD9ADt AD7 AD3 ADl 5 6 78 108086H CPU 12 13 14 15 16 17 18 19 20 403938 37 36 35 34 33 3231 302928 27 2625 24 2322 21⅛VCC(÷5V) 1.^^^AD1S AD16/S3 H AD11∕S4・AD18/S5 [ ■她9∕S⅜ 1■ ■^II BHE/S7 M ∙-IM/MXRD 一HO1.D(Wl∕GT0)⅞DA(⅞Q∕GT1)WR(1.OCK) h ⅛M∕iθ⅞) I OT∕R(Si) DEN(So) I 一迎(QSo) -IMTA(QSl) ι⅜TEST - I READY - IESET INTICHGND .AD15~AD0(AddressDataBUS>：16位地址/数据总线，分时复用。

第5讲 8086_8088微处理器引脚功能、总线结构和时序

第5讲 8086_8088微处理器引脚功能、总线结构和时序
第五讲第五讲80868088微处理器引脚功能总线结构和时序总线结构和时序微处理器引脚功能第一节第一节80868088引脚信号和功能引脚信号和功能第二节第二节80868088最小模式和最大模式最小模式和最大模式第三节第三节80868088主要操作主要操作第四节第四节8086存储器的分体结构存储器的分体结构第一节第一节80868088引脚信号和功能引脚信号和功能一一80868088的两种工作模式的两种工作模式二二80868088引脚信号和功能引脚信号和功能80868088cpu有两种模式
第五讲 8086/8088微处理器引脚功能、 总线结构和时序
0、 引言与复习 第一节、8086/8088引脚信号和功能 第二节、8086/8088最小模式和最大模式 第三节、8086/8088主要操作和时序 第四节、 8086存储器的分体结构
0、引言与复习
接口技术中我们需用到CPU的引脚信号： 连接I/O接口芯片，连接存储器芯片——CPU各 个引脚有何作用？输出什么信号？当连接存储器 （或I/O接口）芯片时如何连接？…… 都需我们熟悉CPU的引脚信号Î
ALE (QS0)
AD0
ALE(QS0)
INTA (QS1)
NMI
INTA(QS1)
TEST
INTR
TEST
READY
CLK
READY
RESET
地
RESET
8086/8088外部引脚图（括号内为最大模式时引脚名） MN/MX
地
Vcc(5V)
AD14
AD15
8086/8088CPU是双列直插式
芯片， 共有40条引脚;
（3）控制总线
地 AD14
Vcc(5V) AD15
②RD读控制引脚（32脚，

内部结构及引脚功能

内部结构及引脚功能

EU状态
从BIU指令队列前部取出指令，经指令译码后，执行指令。 访问存储器、I/O口，向BIU提出总线周期申请。 BIU指令队列空时，EU处于等待状态。
B
A
8086 CPU内部结构及工作过程
8086 CPU内部寄存器
2.1 8086 寄存器 内部寄存器存放运算中的操作数、操作数地址、中间结果及最后结果。存取速度比存储器快许多。编程时须了解各寄存器的功能和用法。8088与8086内部寄存器完全相同。
BX（Base）基地址指针，可存放偏移地址;
CX（Count）计数寄存器，在循环操作时作计数器用，用于控制循环程序的执行次数;
DX（Data）数据寄存器，在乘、除法及I/O端口操作时有专门用途。
3
2
1
4
5
数据寄存器也可有专门用途（详见第3章）例如
8086寄存器
地址指针和变址寄存器SP、BP、SI、DI以及基址寄存器BX，可与段寄存器配合使用，一起构成内存的物理地址。
2.4 8086的工作模式和总线操作
本章主要内容
典型微处理器的主要性能指标
微处理器性能简介
*
主频:CPU的时钟频率
外频:系统总线的工作频率（系统时钟频率）
倍频:主频与外频之比的倍数；主频=外频×倍频
内存总线速度：CPU与二级高速缓存和内存之间的通信速度
扩展总线速度：CPU和外部设备交换数据的速度
这些寄存器存放段内地址的偏移量（Offset），与段寄存器配合后，可实现灵活的寻址。
主要在堆栈操作、字符串操作和访问存储器时使用。
02
01
03
地址指针和变址寄存器
8086寄存器
堆栈指针SP（Stack Pointer）和基址指针BP（Base Pointer）可与堆栈段寄存器SS（Stack Segment）联合使用，用于设置或访问堆栈段。

2.2-8086引脚功能

2.2-8086引脚功能
屏蔽中断；若IF=0，则不能响应。
2）NMI（Non-Maskable Interrupt） 不可屏蔽中断请求信号 这类中断不能用软件屏蔽，也不受IF标志的影响。
3） INTA （Interrupt Acknowledge） 中断响应信号。 是在CPU响应外部可屏蔽中断请求后，向外设发出的
回答信号。
2.2 8086引脚
第2章 8086 CPU
安徽理工大学
2.2 8086引脚
第2章 8086 CPU
§2.2 8086 CPU的引脚功能
安徽理工大学
2.2 8086引脚
第2章 8086 CPU
（）最大模式信号， 数据传输方向， R低D 电平有效
安徽理工大学
2.2 8086引脚
第2章 8086 CPU
安徽理工大学
2.2 8086引脚
第2章 8086 CPU
9. HOLD（Hold Request） HLDA（Hold Acknowledge）
总线保持请求/总线保持响应信号，这两个信号在 DMA操作时使用。
10. ALE（Address Latch Enable）
地址锁存允许信号。
11. DT/ R （Data Transmit/Receive）
安徽理工大学
2.2 8086引脚
第2章 8086 CPU
3）LOCK
总线封锁信号。
4）RQ/GT1、RQ/GT2（Request/Grant） 总线请求信号输入/总线请求允许信号输出。
安徽理工大学
2.2 8086引脚
第2章 8086 CPU
16. BHE/S7 （Bus High Enable/Status）
写信号。当 WR = 0时，允许CPU向存储器或I/O端口

8086-88的引脚与功能

8086-88的引脚与功能
跳变有效 (13)INTA：中断响应信号，CPU对的INTR的响应 (14)TEST： 可 用 WAIT 指 令 对 该 引 脚 进 行 测 试 的 输
入信号，低电平有效 (15)RESET：CPU的复位输入信号，高电平有效 (16)HOLD：向CPU提出保持请求信号,高电平有效
微机原理
(17)HLDA：CPU对HOLD请求的响应信号，高电平 有效
微机原理
8282
微机原理
8282锁存器
DI0 D Q
DO0
CLK
DI7
STB OE
DO7
微机原理
8286收发器
A0
B0
A7
B7
T
OE
微机原理
3．总线控制器8288 8086 CPU在最大模式下工作时，要借助于总线控 制器8288来形成系统的控制总线。
微型计算机基本原理与接口技术
通常采用MIPS（Million Instructions Per Second） 单位，即每秒执行百万条指令的含义。
2. 最小模式读/写操作总线周期
CLK
A19/S6~A16/S3 A15~A8 AD7~AD0
ALE IO/M RD
一个总线周期
T1
T2
T3
T4
地址输出
状态输出
地址输出
地址输出
数据输入
DT/R DEN
图 8088 读总线周期
微机原理
CLK
A19/S6~A16/S3 A15~A8 AD7~AD0
ALE IO/M WR
DT/R DEN
一个总线周期
T1
T2
T3
T4
地址输出
状态输出
地址输出

8086引脚信号


11
1). 数据和地址引脚
A19/S6～A16/S3（Address/Status）


地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期T1时刻输 出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效
ⅰ）S6为0，表明AD15~AD0作为数据线；
在总线周期的T2-T4时，这4条线作为输出CPU的状态信息。
21
3). 中断请求和响应引脚
NMI（Non-Maskable Interrupt）


非屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU 内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请 不可屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障
15
2). 读写控制引脚
WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储 器或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端 口读入数据
16
2) 读写控制引脚
M/IO*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期
测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，他将在每个时钟周期 对该引脚进行测试：如果无效，则程序踏步并继 续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到引 脚有效为止 在使用协处理器8087时，通过引脚和WAIT指令， 可使8086与8087的操作保持同步
VCC AD15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 BHE*/S7 MN / MX* RD* HOLD (RQ*/ GT0*) HLDA (RQ1* /GT1*) WR* (LOCK*) M* / IO ( S2* ) DT / R* ( S1* ) DEN* ( S0* ) ALE (QS0) INTA* (QS1) TEST* READY RESET

80868088 CPU的工作模式与引脚功能


存储器与IO选择线 写信号 读信号 数据发送/接收信号 数据允许信号
微机原理
微机原理
S4
S3
含义
0
0 当前正在使用ES附加段
0
1 当前正在使用SS堆栈段
1
0 当前正在使用CS或未使用任何段寄存器
1
1 当前正在使用DS数据段
引脚功能
（5） NMI INTR INTA
（6） READY RESET TEST CLK
内部寄存器 SS寄存器 ES寄存器 指令队列寄存器
微机原理
内容 0000H 0000H 清除
微机原理
下次课见
模式，其控制总线由CPU的引脚与总线控制器共同形成。
ห้องสมุดไป่ตู้
2. 8086/8088 CPU的引脚与功能
微机原理
说明：
微机原理
小括号内的是最大模式下的引脚含义，小括号外的是
最小模式下的，没有括号的是2种模式相同的引脚含义。
8086与8088引脚的不同：
引脚号 2~8，39
28 34
8086的标注 AD14~AD8,AD15
（7） HOLD HLDA
非屏蔽中断请求输入信号 可屏蔽中断请求输入信号 CPU输出的中断响应信号
准备就绪输入信号 复位信号 测试输入信号 时钟输入信号
总线请求输入信号 总线请求响应输出信号
微机原理
内部寄存器 状态寄存器
IP CS寄存器 DS寄存器
复位后内部寄存器状态
内容 清除 0000H FFFFH 0000H
微机原理
第2章 8086/8088系统结构
8086/8088 CPU的工作模式与引脚功能
1. 8086/8088 CPU的工作模式

第4章 8086CPU引脚功能,系统组成和时序


3．BHE /S7(Bus High Enable/Status)高8位数据总线允许/ 状态复用信号(输出、三态) 在8086系统中： ①在总线周期的T1时钟内，8086在 BHE /S7引脚输出低 电平( BHE = 0)有效信号，表示高8 位数据总线AD8～AD15 上的数据有效；若 BHE = 1，表示当前仅在数据总线 AD0～AD7上传送低8位数据。信号也作为对I/O电路或中断 响应时的片选条件信号。 ②在T2、T3、TW和T4时钟周期， BHE /S7引脚此时输出 状态信息。在8086中，S3、S7状态没有实际定义。 ③ BHE 和AD0信号相配合，可知系统当前的操作类型， 具体规定见表4.2所示。
表4.1 S4、S3的代码组合与当前段寄存器的关系
S4S3
00 01
当前使用的段寄存器
ES段寄存器 SS段寄存器 当存储器寻址时，使用CS寄存器; 当对I/O端操作或中断矢量寻址时，不使用段寄存器。 DS段寄存器
10
11
⑤S5状态指示当前中断允许标志IF 的状态： 如IF = 1，表明当前允许可屏蔽中断请求； 如IF = 0，则禁止可屏蔽中断。 ⑥S6状态为低电平时，表示8086/8088当前正与总线相连。所 以，在T2、T3、TW和T4时钟周期S6总保持低电平。
6．TEST (-Pin23) 测试输入信号(低电平有效) TEST信号与WAIT指令结合起来使用，CPU执行WAIT 指令后，处于等待状态，当 TEST 0 ，系统脱离等待状态， 继续执行被暂停执行的指令。当CPU执行WAIT指令时， CPU每隔 5个时钟周期就对此引脚进行测试。 TEST引脚信号用于多处理器系统中，实现8086/8088 CPU与协处理器间的同步协调之功能。
9．RESET(--Pin21)：复位输入信号---高电平有效 RESET信号高电平至少应保持4个时钟周期。随着 RESET变为低电平，CPU就开始执行再启动过程。复位时， CPU内部各寄存器的状态如表4.3所示。

接口技术8086各个引脚功能汇总 含最大最小模式

好”信号线，输入。它实际上 是所寻址的存储器或 I/O 端 口发来的数据准备就绪信号， 高电平有效。CPU 在每个总线 周期的 T3 状态对 READY 引脚 采样，若为高电平，说明数据 已准备好；若为低电平，说明 数据还没有准备好， CPU 在 T3 状态之后自动插入一个或几 个等待状态 TW，直到 READY 变为高电平，才能进入 T4 状 态，完成数据传送过程，从而 结束当前总线周期。 占用总线时，通过该引脚向 CPU 发一个高电平的总线保持请求信号。
当 DT/������为高电平时，8086CPU 通过数据总线收发器进行数据发送；当为低电平时，则进行数据接收。 在 DMA 方式，它被浮置为高阻状态。
26：������������������(������������������������ ������������������������������������)数据允许信号，输出。当使用数据总线收发器时，该信号为收发器的 OE 21：RESET 复位信号，输
3031： ������������/������������������、 ������������/������������������(Request/Grant)总线请求信号（输入）/总线请求允许信号（输
出） 。 这两个信号可供 8086 以外的 2 个总线主设备向 8086 发出使用总线的请求信号 RQ （MIN=HOLD） 。 而 8086 在现行总线周期结束后让出总线发出总线请求允许信号 GT（MIN=HLDA），此时，外部总线主 设备便获得了总线的控制权。其中������������/������������������比������������/������������������的优先级高。
26 27 28：������������、������������、������������(Bus
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二. 8086/8088CPU引脚及功能
MN/MX（输入）
工作方式控制线。 MN/MX= 1（接+5V）工作于最小方式 0（接地） 工作于最大方式
二. 8086/8088CPU引脚及功能
最小方式： 适合用于由单处理器组成的小系 统。在这种方式中，8088/8086CPU引 脚直接产生存贮器或I/O读写的读写命 令等控制信号。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
供给8284A的频率源可来自脉冲发生器 （接在EFI引脚上），也可来自振荡器（接 在X1和X2之间）。如果F/C接+5V,则由EFI输 入决定频率；若F/C接地，便由振荡器决定 时钟频率。不管在哪种情况下，时钟输出 CLK的频率是输入频率的三分之一。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
6.BHE/S7 （输出，三态） BHE和地址总线的A0 状态组合在一起表 示的功能如表5.1.2所示。同地址信号一样， BHE信号也需要进行锁存。 对于8088CPU，该引脚定义为SS0 (输出）
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 INTEL 8086 CPU
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD HLDA WR M /IO DT/R DEN ALE INTA TEST READY RESET
一. 问题的引出
⑤ 如果CPU以外的系统部件可以控 制系统总线时，那么要求所有的地址总 线和数据总线以及大多数控制总线必须 能够在逻辑上与CPU或总线控制逻辑有 效地脱开。（即总线请求与授予）
一. 问题的引出
⑥ CPU和总线控制逻辑中信号的时序 是由系统时钟信号控制的。8086/8088 CPU通过总线对存贮器或I/O接口进行一 次访问所需的时间称为一个总线周期， 基本的总线周期包括4个时钟周期。
一. 问题的引出
在8086/8088系统中，由于CPU采用分时 复用的地址/数据总线，而在执行对存储器 读写或对I/O设备输入输出的总线周期中， 要求地址信息一直保持有效。 因此总线控制逻辑还必须完成对分时复 用的地址/数据总线中地址信息的锁存，以 实现地址总线和数据总线的分离。
一. 问题的引出
二. 8086/8088CPU引脚及功能
这样，两种方式下部分控制引脚的功 能是不同的。本节主要介绍8086，而对 8088，则说明它与8086的不同之处。 下面就两种工作方式下，8086/8088CPU 的引脚功能以及总线结构和时序关系分别 做一介绍。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
Χ
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
时钟周期 微处理器是在统一的时钟信号CLK
控制下，按节拍进行工作的。8086/8088 的时钟频率为5MHz。时钟周期就是控制 微处理器工作的时钟信号的一个周期 （200ns），它是CPU工作的最小节拍。
Χ
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
5.A19/S6 –A16/S3 （输出，三态） A19/S6，A18/S5，A17/S4，和A16/S3为分 时复用地址/状态信号线 在存贮器读写操作总线周期的T1状态输 出高4位地址A19—A16，对I/O端口输入输出操 作时，这4条线不用，全为低电平。
二. 8086/8088CPU引脚及功能
8086/8088CPU引脚如图所示
最大方式
HIGH
(RQ/GTO) (RQ/GT1) LOCK (S2) (S1) (S0) (QS0) (QS1)
8088引脚说明
最小方式
二. 8086/8088CPU引脚及功能
引脚构成了微处理器级总线，引脚 功能也就是微处理器级总线的功能。 8086/8088CPU的40条引脚中，引脚1和 引脚20（GND）为接地端；引脚40(VCC) 为电源输入端，采用的电源电压为+5V。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
4.AD15-AD0（输入/输出，三态） AD15-AD0为分时复用地址/数据总线。 在执行对存贮器读写或对I/O端口输入 输出操作的总线周期的T1状态作为地址总线 输出A15—A016位地址，而在其它T状态作为 双向数据总线输入或输出D15—D0 16位数据。
1.CLK（输入）
时钟信号输入端。 时钟信号占空比为33%时是最佳状 态。最高频率对8086和8088为5MHz， 对8086-2为8MHz，对8086-1为10MHz。 8086/8088的CLK信号必须由8284A时钟 发生器产生。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
一. 问题的引出
我们介绍微处理器的结构时已 经说明，微处理器的外部结构表现为数量有 限的输入输出引脚，这些引脚构成了微处理 器级总线。而微处理器级总线带负载的能力 弱，加之部分引脚采用复用引脚，所以在微 机系统设计时，不能直接与存储器、I/O接 口连接。
①
一. 问题的引出
微处理器必须通过微处理器级总线和其 它逻辑电路连接组成主机板系统，形成系统 级总线，简称系统总线。存储器和I/O设备 通过接口电路连接在系统总线上。本章讨论 单总线系统，下图示出了8086/8088为基础 的系统中系统总线的典型结构。
一. 问题的引出
系统（级）总线
定时器
DB AB CB
微 处 理 器
系 统 总 线 形 成 与 控 制 逻 辑
存储器 RAM/ROM
I/O
DB AB CB
I/O接口 电路（1）
1 设 备
微处理器级总线
(CPU)
DB AB CB
I/O
I/O接口 电路（2）
2 设 备
一. 问题的引出
② 微处理器级总线和系统级总线之 间的接口逻辑电路称为总线控制逻辑。 总线控制逻辑中的驱动器和接收器是为 了提高总线的驱动电流的能力和承受电 容负载的能力。
总线周期
CPU每执行一条命令，至少要通过总线 对存伫器访问一次（取指令）。8086/8088 CPU通过总线对外部（存贮器或I/O接口）进 行一次访问所需的时间称为一个总线周期。 一个总线周期至少包括4个时钟周期即T1，T2， T3和T4 ，处在这些基本时钟周期中的总线状 态称为T状态。
典型的总线周期时序
二. 8086/8088CPU引脚及功能
最大方式：适合用于实现多处理器系 统，在这种方式中，8088/8086CPU不直接 提供用于存贮器或I/O读写的读写命令等控 制信号，而是将当前要执行的传送操作类 型编码为三个状态位（S2,S1,S0）输出，由 外部的总线控制器8288对状态信号进行译 码产生相应信号。
CLK T1 T2 T3 T4
基本总线周期
T1
T2
T3
TW
TW
T4
用于等待存储器或I/O接口响应的等待状态
T1
T1
T1
T2
T3
T4
总线周期间的等待状态（空闲状态）
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
3.RESET（输入） 系统复位信号。
高电平有效（至少保持4个时钟周期）。RESET 信号有效时，CPU清除IP，DS，ES，SS，标志寄存 器和指令队列为0，置CS为0FFFFH。该信号结束后， CPU从存贮器的0FFFF0H地址开始读取和执行指令。 系统加电或操作员在键盘上进行“RESET”操作时产 生RESET信号。
1
AD7 ~ AD0
（第二个总线周期放高位数据字节）
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
这几个引脚信号的工作时序如下图所示：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 INTEL 8088 CPU
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
Vcc A15 A16/S3 A17/S4 A18/S5 A19/S6 SS0 MN/MX RD HOLD HLDA WR IO/M DT/R DEN ALE INTA TEST READY RESET
二. 8086/8088CPU引脚及功能
8086/8088CPU引脚如图所示
最大方式
(RQ/GTO) (RQ/GT1) (LOCK) (S2) (S1) (S0) (QS0) (QS1)
8086引脚说明
最小方式
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
一. 问题的引出
解决以上问题，必须了解8086/8088CPU 的引脚功能。本章主要介绍8086/8088CPU的 各引脚功能，在介绍的基础上，引出 8086/8088最小方式系统和最大方式系统中 系统总线的结构和时序，这是组成微机系统 和进行系统硬件开发的基础。
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
表5.1.1 S4、S3的功能 S4 0 0 1 1 S3 0 1 0 1 段寄存器 ES SS CS（或I/O，中断响应） DS