DDR布线规范
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DDR布线规范
1、DDR3管脚定义
》CK/CK# 全局差分时钟，所有控制和地址输⼊信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK和CK#的交叉点。
》CKE为时钟使能信号，使能（⾼）和禁⽌（低）内电路和DRAM上的时钟。由DDR3 SDRAM配置和操作模式决定特定电路被使能和禁⽌。CKE为低时，提供预充电和⾃刷新操作（所有Bank都处于空闲），或有效掉电（在任何Bank⾥的⾏有效）。CKE与掉电状态的进⼊、退出以及⾃刷新的进⼊同步。CKE与⾃刷新的退出异步，输⼊Buffer（除了CKE、CK#、RESET#和ODT）在掉电期间被禁⽌。输⼊Buffer（除了CKE和RESET#）在⾃刷新期间被禁⽌。CKE的参考值是VREFCA。
》CS#为⽚选信号，使能（低）和禁⽌（⾼）命令译码，⼤部分CS#为⾼时，所有命令被屏蔽、CS#提供了多Bank系统的Bank选择功能，CS#是命令代码的⼀部分，CS#的参考值是VREFCA。
》ODT⽚上终端使能。ODT使能（⾼）和禁⽌（低）⽚内终端电阻，在正常操作使能时，ODT仅对下⾯的引脚有效：DQ[7:0]、DQS、DQS#和DM。如果通过LOAD MODE命令禁⽌,OTD输⼊被忽略。OTD的参考值是VREFCA。
》BA0、BA1、BA2为BANK地址输⼊，⽤来确定当前的命令操作对哪个BANK有效。BA[2:0]定义在LOAD MODE命令器件哪个模式（MR0、MR1、MR2）被装载，BA[2:0]的参考值是VREFCA.
》A0~A9、A10/AP、A11、A12/BC#、A13为地址总线，为有效命令提供⾏地址，同时为读、写命令提供列地址和⾃动预充电位（A10），以便从某个Bank的内存阵列⾥选出⼀个位置。LOAD MODE命令器件，地址输⼊提供⼀个操作码。地址输⼊的参考值是VRECA。A12/BC#是在模式寄存器(MR)使能时，A12在读和写命令期间被采样，已决定burst chop(on-the-fly)是否被执⾏（HIGH=BL8执⾏burst chop）或者LOW-BC4不执⾏burst chop。
》RAS#、CAS#、WE#分别为 ⾏ 选择、列 选择与 写 使能信号，低电平有效。这三个信号与CS#⼀起组成了DDR的命令信号。
》DM为数据 掩码 (屏蔽)信号，写数据时，当伴随输⼊数据的DM信号被采样为⾼时，输⼊数据被屏蔽。当然DM仅作为输⼊脚，但是，DM负载设计成与DQ和DQS脚负载相匹配。DM的参考值是VREFCA。DM可选作为TDQS。
》DQ0~DQ7为数据总线，读写操作时的数据信号通过该总线输⼊或输出。
》RESET#为复位信号，低有效，参考值是VSS。
》DQS、DQS#为数据选通（锁存）信号，双沿有效，写数据时输⼊，信号沿与数据中⼼对齐、读数据时输出，信号沿以数据边沿对齐。
》TDQS、TDQS#输出信号，终端数据选通，当TDQS使能时，DM禁⽌，TDQS和TDDS提供终端电阻。
》VDD电源电压1.5V±0.075V。
》VEDO为DQ电源1.5V±0.075V。为了降低噪声，在芯⽚上进⾏了隔离。
》VREFCA为控制、命令、地址的参考电压。VREFCA在所有时刻（包括⾃刷新）都必须保持规定的电压。
》VREFDQ为数据的参考电压。VREFDQ在所有时刻（除了⾃刷新）都必须保持规定的电压。
》VSS为地。
》VSSQ为DQ地，为了降低噪声，在芯⽚上进⾏了隔离。
》ZQ输出驱动校准的外部参考，这个引脚应该连接240 ohm电阻到VSSQ。2、启动过程
⾸先，芯⽚进⼊上电，在上电最⼩为200us的平稳电平后，等待500usCKE使能，在这段时间芯⽚内部开始状态初始化，该过程与外部时钟⽆关。在时钟使能信号前（cke），必须保持最⼩10ns或者5个时钟周期，除此之外，还需要⼀个NOP命令或者Deselect命令出现在CKE的前⾯。然后DDR3开始了ODT的过程，在复位和CKE有效之前，ODT始终为⾼阻。在CKE为⾼后，等待tXPR(最⼩复位CKE时间)，然后开始从MRS中读取模式寄存器。然后加载MR2、MR3的寄存器，来配置应⽤设置；然后使能DLL，并且对DLL复位。接着便是启动ZQCL命令，来开始ZQ校准过程。等待校准结束后，DDR3就进⼊了可以正常操作的状态。对于基本的配置过程，现在就可以结束了。
2、信号组⼤致分类
》地址线、时钟差分、命令控制线，该组信号较多，布线不⼀定⾮要⾛在同⼀层
》8根数据⾼位、1根数据掩码、1对数据锁存差分，共11根线，同⼀组信号线⾛同⼀层。
》8根数据低位、1根数据掩码、1对数据锁存差分，共11根线，同⼀组信号线⾛同⼀层。
备注：同组信号必须⾛同⼀层，不同组信号可⾛不同层。
》电源和地
3、布线规则
>>信号线尽量不⾛顶层或底层，在焊盘就近打过孔，⾛中间层，顶层或底层信号⾛线传输速率相对中间层⾛线要慢，顶层和底层不⾛线，便于摆放元器件。>>打过孔尽量对齐摆放，美观、更有利于线拉通
>>同组信号中，优先拉通差分线，同时给差分线对提前多预留的空间，便于后续做等长。
>>布线满⾜3W原则，如线宽W = 0.1mm，线与线的中⼼距离为3W = 0.3mm， 线与线边沿的距离也就是2W = 0.2mm。防⽌信号间的串扰。
>>单端50 ohm，差分100 ohm。
>>完整的参考平⾯。
>>不要有其他信号穿插到DDR布线区域。
>>VREF电源线尽量⾛宽 >=20~30mil。
>>差分对误差尽量控制在5mil。
>>数据线误差尽量控制在+/-20mil
>>地址线误差尽量控制在+/-50mil
4、CPU和DDR、DDR和DDR之间的摆放间距（参考别⼈的经验值）
》⼀个CPU只对⼀个DDR时，间距⼤概900~1000mil，如果中间有串阻，范围1000~1300mil。
注意：这个距离不是CPU 中⼼到DDR中⼼的距离，⽽是CPU与DDR相关的焊盘⼀个⼤致区域中⼼到DDR的中⼼。
》⼀个CPU对两个DDR时，两个DDR相对CPU摆放时要严格对称（也是相对O点进⾏对称）。
5、⾛线⽅式：点对点，T型拓扑⽅式、菊花链拓扑⽅式
》点对点，⼀个CPU 仅对⼀个DDR， 只能⽤点对点的⽅式布线。
》T型：⼀个CPU对两个DDR 或4个DDR，线从A点到B点，B点分⽀分别到C和D点。
》菊花链，⼀个CPU对两个DDR 或4个DDR，下图线从A点到B点，B点再到C点。
⼩记：
>>菊花链⽅式的型号完整性相对好点，⼀般⼤品牌⾛的⼤都是菊花链。
>>快速的辨别是哪种⽅式，可以直接查看地址线组。
>>当有两个DDR时，如何判定⽤T型还是⽤菊花链，主要看CPU的地址线焊盘的位置。
如果地址线的焊盘在CPU BGA的边缘处，可以考虑⽤菊花链，如果是靠近中间考虑T型。
如果地址线的焊盘靠近边沿的中间处，可以考虑T型⽅式。
最容易区分出DDR1/2/3，主要看电源电压。
