西北工业大学数电实验报告二Quartus和Multisim

一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。

输出s代表本位和，输出co代表向高位的进位。

可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。

VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。

模拟电子技术基础实验实验报告一、共射放大电路1.实验目的(1)掌握用Multisim 13仿真软件分析单极放大电路主要性能指标的方法。

(2)熟悉常用电子仪器的使用方法，熟悉基本电子元器件的作用。

(3)学会并熟悉“先静态后动态”的电子线路的基本调试方法。

(4)分析静态工作点对放大器性能的影响，学会调试放大器的静态工作点。

(5)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。

(6)测量放大电路的频率特性。

2.实验内容(1)电路仿真1.1 静态工作点选择根据XSC1的显示，按如下方法进行操作：当滑动变阻器R7设置为11%时，有最大不失真电压。

1.2 静态工作点测量将交流电源置零，用万用表测量静态工作点。

1.3 电压放大倍数测量加入1kHz，100mV正弦波信号。

测量R L= ∞时输入输出电压有效值大小。

测量L R= 2kΩ时输入输出电压有效值大小。

1.4输入输出电阻测量输入电阻测量。

根据可计算得到输入电阻。

输出电阻测量。

根据可得到输出电阻。

1.5动态参数结果汇总(2)实验室实测2.1 静态工作点实测2.2 动态参数实测3.总结与讨论(1)共射组态放大器会使输入输出电压反相。

(2)L R会影响输出电阻、放大倍数。

二、集成运算放大器1.实验目的(1)加深对集成运算放大器的基本应用电路和性能参数的理解。

(2)了解集成运算放大器的特点，掌握集成运算放大器的正确使用方法和基本应用电路。

(3) 掌握由运算放大器组成的比例、加法、减法、积分和微分等基本运算电路的功能。

(4)进一步熟悉仿真软件的使用。

2.实验内容 (1)电路仿真集成运放是一种具有高电压放大倍数的直接耦合器件。

当外部接入有不同的线性或非线性元器件组成的输入负反馈电路时，可以灵活的实现各种函数关系 ，在线性应用方面，可组成加法、减法、比例。

积分、微分、对数等模拟运算电路。

在大多数情况下，将运放视为理想的，即在一般讨论中，以下三条基本结论是普遍使用的：开环电压增益∞=u A运放的两个输入端电压近似相等，即-V V =+，称为“虚短”。

quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。

本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。

一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。

Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。

此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。

二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。

用户可以根据自己的习惯和需求选择适合的方式进行设计。

图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。

2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。

设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。

3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。

仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。

4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。

综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。

5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。

布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。

6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。

实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。

因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。

有比逻辑。

因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。

2.计算出这个电路的V OH V OL及V IH V IL。

（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。

实验题目：Quartus II 软件操作一、实验目的(1)了解并掌握QuartusII软件图形输入的使用方法。

(2)了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。

二、实验内容及步骤1.实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。

2.实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。

原理图第1步：打开QuartusII软件，新建一个空项目。

选择菜单File->New Project Wizard，进入新建项目向导，填入项目的名称“hadder”。

第2步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，或直接点击Next按钮。

第3步：选择CPLD/FPGA器件，选择芯片系列为“MAX II”，型号为“EPM240T100C5”。

向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。

第4步：新建一个图形文件。

选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。

将该图形文件另存为hadder.bdf。

第5步：在图形编辑窗口的空白处双击，打开符号库窗口。

选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。

分别放置与门“7408”和异或门“xor”。

第6步：在编辑窗口中放入两个输入符号，命名为a和b。

放置2个输出“output”符号，并分别命名为s、cout。

将各符号连接起来。

第7步：保存图形文件，进行语法检查和编译。

在信息（Messages）窗口中显示检查结果。

第8步：仿真。

执行File->New命令，选择“Other Files”选项页中 Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口。

另存矢量波形文件为hadder.vwf。

数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。

1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。

要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。

2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。

A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。

验证结果无误。

实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。

整个实验都是比较基本的一些语句和一些简单门电路的综合使用。

我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。

个人认为，VHDL语言不够简洁，有些表示比较麻烦。

这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。

2ASK调制器的设计与实现一、实验目的（1）掌握2FSK 调制的原理及实现方法；（2）学习与熟悉Quratus II 软件的使用；（3）掌握如何应用仿真器来开发应用系统及仿真调试的过程，了解FPGA 开发的基本流程。

二、实验仪器或软件QuartusII 9.0、FPGA实验板、WD990 微机电源、双踪示波器。

三、实验原理3.1 2ASK调制原理2ASK 是数字调制技术的基础，是一种实用的二进制振幅监控方式。

2ASK调制解调器系统框图如图3.1-1所示：图3.1-1 2ASK调制解调器系统3.1.1 2ASK调制器原理及波形图在幅度键控中载波幅度是随着调制信号而变化的。

最简单的形式是载波在二进制调制信号1或0的控制之下通或断。

典型的波形如图3.1-2所示：图3.1-2 2ASK调制原理与波形3.1.2 实验步骤2ASK调制器的调制器电路如图3.1-3所示：图3.1-3 2ASK调制器电路① m序列信号：设计一个周期为15的M序列作为基带信号（信源）（见例1）。

信源码率5000bit/s。

②时钟信号：由实验板提供20MHz时钟clk，仿真时可设20MHz时钟分频。

③ Start信号：开始信号。

在实验板中需要硬件实现。

Start 信号波形图如下:③分频器：编写一个通用的奇偶通用分频程序。

分频次数与载波频率有关。

本实验用数字电路完成分频器设计。

④计数器：使用QuartusⅡ中的lpm_counter器件实现。

⑤开关电路：由基带信号来控制它的输出。

使用QuartusⅡ中的lpm_latch器件实现。

当M序列输出为“1”时输出“f”，为“0”时输出“0“。

3.1.3 测试．按系统方框图，模块化设计，在顶层文件中调用各模块，最终完成一个2ASK调制器。

实现此系统可分3步完成：①电路设计或程序设计。

②QuartusⅡ软件仿真。

③在FPGA实验板中下载并用示波器观察2ASK调制信号。

四、实验结果及分析第一部分电路图图3.1.1 分频器分频器的设计：采用Verilog语言编写程序，再转换为逻辑符号，接入总电路中。

数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

实验题目：Quartus II 软件操作一、实验目的(1)了解并掌握QuartusII软件图形输入的使用方法。

(2)了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。

二、实验内容及步骤1.实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。

2.实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。

原理图第1步：打开QuartusII软件，新建一个空项目。

选择菜单File->New Project Wizard，进入新建项目向导，填入项目的名称“hadder”。

第2步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，或直接点击Next按钮。

第3步：选择CPLD/FPGA器件，选择芯片系列为“MAX II”，型号为“EPM240T100C5”。

向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。

第4步：新建一个图形文件。

选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。

将该图形文件另存为hadder.bdf。

第5步：在图形编辑窗口的空白处双击，打开符号库窗口。

选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。

分别放置与门“7408”和异或门“xor”。

第6步：在编辑窗口中放入两个输入符号，命名为a和b。

放置2个输出“output”符号，并分别命名为s、cout。

将各符号连接起来。

第7步：保存图形文件，进行语法检查和编译。

在信息（Messages）窗口中显示检查结果。

第8步：仿真。

执行File->New命令，选择“Other Files”选项页中 Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口。

另存矢量波形文件为hadder.vwf。

北京邮电大学实验报告实验名称： 数电电路与逻辑设计实验学院：信息与通信工程学院班 级： 姓 名： 学 号： 班内序号：日期：一． 实验一：QuartusII 原理图输入法设计1. 实验名称和实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。

(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。

(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数F=A B C +A B C +AB C +A B C 。

2.实验原理图及波形图（1）半加器（2）全加器（3）74LS383.仿真波形图分析(1)半加器：输入为a，b，输出S，CO（进位）。

当ab都为0时，半加和s=0，进位端co=0。

当ab都为1时，半加和s=0，进位端co=1。

当a=1,b=0或a=0,b=1时，半加和s=1，进位端co=0。

(2)全加器：输入a，b，输出S，CO（进位），ci（低进位）。

当a=0，b=0,ci=0,输出s=0，co=0。

当a=0，b=1或a=1，b=0又ci=0,输出s=1，co=0。

当a=0，b=0,ci=1,输出s=1，co=0。

(3)74LS138输入A,B,C,输出为3。

四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。

二．实验二：用VHDL设计与实现组合逻辑电路1.实验名称和实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。

要求用拨码开关设定输入信号，7段数码管显示输出信号。

(2)用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

(3)用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。