数字集成电路复习资料

集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。

3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。

在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。

5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。

也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。

包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。

6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。

7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。

⾯临⾯积、速度和功耗的挑战。

9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。

挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。

1.什么是差动放大电路？什么是差模信号？什么是共模信号？差动放大器对差模信号和共模信号分别起什么作用？差动放大电路是把两个输入信号分别输入到运算放大器的同相和反相输入端，然后在输出端取出两个信号的差模成分，而尽量抑制两个信号的共模成分的电路。

共模信号：双端输入时，两个大小相同，极性相同的信号。

差模信号：双端输入时，两个大小相等，极性相反的信号。

对差模输入信号的放大作用、对共模输入信号的抑制作用2.集成运放有哪几部分组成？各部分的典型电路分别是什么？输入级、中间级、输出级、偏置电路四大部分组成输入级的典型电路是差动放大电路, 利用它的电路对称性可提高整个电路的性能，减小温漂；中间级的典型电路是电平位移电路, 将电平移动到地电平，满足零输入时零输出的要求；输出级的典型电路是互补推挽输出放大电路，使输出级输出以零电平为中心，并能与中间电压放大级和负载进行匹配；偏置电路典型电路是电流源电路，给各级电路提供合适的静态工作点、所需的电压3.共模抑制比的定义？集成运放工作于线性区时，其差模电压增益Aud与共模电压增益Auc之比4.集成运放的主要直流参数：输入失调电压Uos、输入失调电压的温度系数△Uos/△T、输入偏置电流、输入失调电流、差模开环直流电压增益、共模抑制比、电源电压抑制比、输出峰--峰电压、最大共模输入电压、最大差模输入电压5.集成运放主要交流参数：开环带宽、单位增益带宽、转换速率、全功率带宽、建立时间、等效输入噪声电压、差模输入阻抗、共模输入阻抗、输出阻抗。

6.理想集成运放的基本条件。

1.差模电压增益为无穷大2.输入电阻为无穷大3.输出电阻为04.共模抑制比CMRR为无穷大5.转换速率为无穷大即Sr=006.具有无限宽的频带7.失调电压·失调电流极其温漂均为08.干扰和噪声均为07.理想集成运放的两个基本特性：虚短和虚断。

代表的实际物理意义。

其实，虚短和虚断的原因只有一个，那就是：输入端输入电阻无穷大。

1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。

等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。

3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。

摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。

4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。

5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。

6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。

但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。

只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。

1.特征尺寸（Critical Dimension,CD）的概念特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。

①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。

②在双极技术中，特征尺寸通常指接触孔的尺寸。

2.集成电路制造步骤：①Wafer preparation(硅片准备)②Wafer fabrication (硅片制造)③Wafer test/sort (硅片测试和拣选)④Assembly and packaging (装配和封装)⑤Final test(终测)3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。

区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。

4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。

例如迁移率，界面态等。

MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。

5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。

氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。

氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。

氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2③水汽氧化：Si ＋H2O →SiO2 ＋H2硅的氧化温度：750 ℃～1100℃6.硅热氧化过程的分为两个阶段：第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。

第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足7.在实际的SiO2 – Si 系统中，存在四种电荷。

①. 可动电荷：指Na＋、K＋离子，来源于工艺中的化学试剂、器皿和各种沾污等。

1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。

2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。

3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。

4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH WI C V V Lμ=-），不能使用β或K 来表示。

5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于（21(||)2D P ox SG TH WI C V V Lμ=--），不能使用β或K 来表示。

6. 对于工作在饱和区的NMOS 而言，其g m 等于（2Dm GS THI g V V =-），只能有I D 和过驱动电压表示。

7. 对于工作在饱和区的NMOS 而言，其g m等于（m g =），只能有I D 、W 、L 以及工艺参数表示。

8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。

9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。

10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。

11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。

12. 分析MOS 共栅放大电路，其电流增益约等于（1）。

13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。

14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。

1. 根据MOS管特征曲线划分的四个工作区域中，可以作为电流源的区域为（ B ）。

A 线性区B 饱和区C 截止区D 三极管区2. 根据MOS管特征曲线划分的四个工作区域中，可以作为MOS电阻的区域为（ A ）。

第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。

(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。

这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。

可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。

为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。

NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。

理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。

对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。

集成电路设计复习题及解答绪论1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。

（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。

为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。

10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7.IP的基本概念和IP分类8.什么是可综合RTL代码9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。

11.什么是触发器的建立时间（SetupTime），试画图进行说明。

12.什么是触发器的保持时间（HoldTime），试画图进行说明。

13.什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。

绪论1、画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何？双极型PMOS单片集成电路NMOSMOS型CMOS按结构分类BiMOSBiMOS型BiCMOS厚膜混合集成电路混合集成电路薄膜混合集成电路SSIMSI集成电路LSI按规模分类VLSIULSIGSI组合逻辑电路数字电路时序逻辑电路线性电路按功能分类模拟电路非线性电路数字模拟混合电路按应用领域分类1．层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

数字电路复习提纲数字电路复习提纲⼀.填空1. (238)10＝(11101110)2 ＝( EE )16。

2.德·摩根定理表⽰为B A +＝ B A ?,B A ? = B A + 。

3.门电路的负载分为灌电流负载和拉电流负载.4.异或门电路的表达式是 B A B A +；同或门的表达式是B A AB +.5.RAM 与ROM ⽐较：优点：读写⽅便，使⽤灵活缺点：掉电丢失信息 .6.三态门的三种可能的输出状态是⾼电平、低电平和⾼阻抗。

7. ⼋输⼊端的编码器按⼆进制数编码时，输出端的个数是3个，四输⼊端的译码器的输出端的个数最多为 16个。

8.在多路传输过程中，能够根据需要将其中任意⼀路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。

9.能够将⼀输⼊数据，根据需要传送到 m 个输出端的任意⼀个输出端的电路，叫做数据分配器。

10.组合逻辑电路的逻辑功能的特点是任何时刻电路的稳定输出，仅仅只决定于该时刻各个输⼊变量的取值。

11.组成逻辑函数的基本单元是最⼩项 .12．基本逻辑门有与门、或门和⾮门三种。

复合门有与⾮们、或⾮们和与或⾮门三种13.卡诺图中⼏何相邻的三种情况是相接、相对和相重 . 14.逻辑函数的公式化简的四种⽅法是并项法、消去法、吸收法和配项消去法 .15.逻辑函数的最简与或式的定义是同⼀逻辑结果的与或表达式中乘积项的个数最少，每个乘积项中相乘的变量个数也最少的与或表达式 .16.除了与、或、⾮三种基本逻辑运算外，还有由这三种基本逻辑运算构成的四种复合逻辑运算，它们是与⾮、或⾮、与或⾮和异或运算。

17.时序逻辑电路的逻辑功能的特点是任何时刻电路的稳定状态输出，不仅和该时刻的输⼊信号有关，⽽且还取决于电路原来状态。

18.⼀个⼗进制加法计数器需要由四个 JK 触发器组成。

19.555定时器由基本RS 触发器、⽐较器、分压器、晶体管开关和输出缓冲器五部分组成。

20.由与⾮门构成的基本触发器的特性⽅程是n n Q R S Q +=+1；其约束条件是0=RS .21.由或⾮门构成的基本触发器的特性⽅程是n n Q R S Q +=+1；其约束条件是0=RS .22.JK 触发器的特性⽅程是n n n Q K Q J Q +=+1；D 触发器的特性⽅程是D Q n =+1；T 触发器的特性⽅程是n n n Q 1'触发器的特性⽅程是Q Q =。

第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。

(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。

这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。

可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。

为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。

NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。

理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。

对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。

数电期末考试复习题（习题册）（含答案）第一章（选择、判断共20题）一、选择题1．以下代码中为无权码的为。

A. 8421BCD码B. 5421BCD码C.余三码D.格雷码2．以下代码中为恒权码的为。

A.8421BCD码B. 5421BCD码C.余三码D.格雷码3．一位十六进制数可以用位二进制数来表示。

A.１B.２C.４D. 164．十进制数25用8421BCD码表示为。

A.10 101B.0010 0101C.100101D.101015．在一个8位的存储单元中，能够存储的最大无符号整数是。

A.（256）10B.（127）10C.（FF）16D.（255）106．与十进制数（53.5）10等值的数或代码为。

A.(01010011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．矩形脉冲信号的参数有。

A.周期B.占空比C.脉宽D.扫描期8．与八进制数(47.3)8等值的数为：A. (100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)29.常用的B C D码有。

A.奇偶校验码B.格雷码C.8421码D.余三码10．与模拟电路相比，数字电路主要的优点有。

A.容易设计B.通用性强C.保密性好D.抗干扰能力强二、判断题（正确打√，错误的打×）1. 方波的占空比为0.5。

（）2. 8421码1001比0001大。

（）3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

（）4．格雷码具有任何相邻码只有一位码元不同的特性。

（）5．八进制数（18）8比十进制数（18）10小。

（）6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。

（）7．在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。

（）8．占空比的公式为：q = t w / T，则周期T越大占空比q越小。

（）9．十进制数（9）10比十六进制数（9）16小。

集成电路复习⼀填空题：（⼀⽹上）1.在集成电路设计中，常⽤的电路仿真软件有___SPICE__________________ 、_____SPECTRE_________2.在模拟集成电路中MOS晶体管是四端器件即：_源极______、__栅极______、___漏极____、_衬底_____.3.MSO管的主要⼏何参数：沟道长度、_沟道宽度_、__栅氧化成厚度________________。

4.饱和区MOS管的直流导通电阻表达式是：________________________________________1，描述集成电路⼯艺技术⽔平的五个技术指标为：集成度、特征尺⼨芯⽚⾯积、晶⽚直径以及封装。

2．在衬底（或其外延）上制作晶体管的区域称为有源区区；⼀种很厚的氧化层，位于芯⽚上不做晶体管、电极接触的区域，称为场区。

3．摩尔定律是：?集成电路的集成度，即芯⽚上晶体管的数⽬，每隔18个⽉增加⼀倍或每3年翻两番。

4．IC设计单位不拥有⽣产线，称为⽆⽣产线，IC制造单位致⼒于⼯艺实现，没有IC设计实体，称为代⼯。

6．根据阈值电压不同，常把MOS器件分成增强型和耗尽型两种。

7．IC⼯艺中的“制版”就是要产⽣⼀套分层的版图掩模，为将来进⾏图形转换，即将设计的版图转移到晶圆上去做准备。

8．薄层电阻⼜称⽅块电阻，其定义为正⽅形的半导体薄层，在电流⽅向所呈现的电阻，常⽤欧姆每⽅表⽰。

其值直接反映的是扩散薄层的杂质总量的多少。

9．半导体集成电路薄膜制备的主要⼯艺有：外延、氧化、蒸发、淀积。

10．在单位电场强度作⽤下，载流⼦的平均漂移速度称为载流⼦的迁移率[cm2/V?S]，它反映了载流⼦在半导体内作定向运动的难易程度，其值的⼤⼩直接影响器件的⼯作速度。

11.CMOS 逻辑电路中NMOS 管是（增强）型，PMOS 管是（增强）型；NMOS 管的体端接（地），PMOS 管的体端接（VDD ）。

12.CMOS 逻辑电路的功耗由3 部分组成，分别是（动态功耗（开关过程中的短路功耗）和（静态功耗）；增⼤器件的阈值电压有利于减⼩（短路功耗和静态）功耗。

第1章 数字逻辑概论一、进位计数制1.十进制与二进制数的转换2.二进制数与十进制数的转换3.二进制数与16进制数的转换 二、基本逻辑门电路 第2章 逻辑代数表示逻辑函数的方法，归纳起来有：真值表，函数表达式，卡诺图，逻辑图及波形图等几种。

一、逻辑代数的基本公式与常用公式 1）常量与变量的关系Ａ+0＝Ａ与Ａ=⋅1ＡＡ+1＝1与00=⋅AA A +＝1与A A ⋅＝0 2）与普通代数相运算规律 a.交换律：Ａ+Ｂ＝Ｂ+Ａb.结合律：（Ａ+Ｂ）+Ｃ＝Ａ+（Ｂ+Ｃ）c.分配律：)(C B A ⋅⋅＝+⋅B A C A ⋅ 3）逻辑函数的特殊规律a.同一律：Ａ+Ａ+Ａb.摩根定律：B A B A ⋅=+，B A B A +=⋅ b.关于否定的性质Ａ＝A 二、逻辑函数的基本规则 代入规则在任何一个逻辑等式中，如果将等式两边同时出现某一变量Ａ的地方，都用一个函数Ｌ表示，则等式仍然成立，这个规则称为代入规则例如：C+⋅⋅⊕BBA⊕AC可令Ｌ＝CB⊕则上式变成LA⋅＝C+LA⋅=⊕⊕LA⊕BA三、逻辑函数的：——公式化简法公式化简法就是利用逻辑函数的基本公式与常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与—或表达式1）合并项法：利用Ａ+1=A=⋅⋅, 将二项合并为一项，合并时可消去一个变量B=A+AA或AB例如：Ｌ＝B A+BA=(C+)=ACABCCB2）吸收法利用公式A+，消去多余的积项，根据代入规则B⋅A⋅可以是任何一个复杂的逻辑ABA=式例如化简函数Ｌ＝E B+AB+DA解：先用摩根定理展开：AB＝BA+再用吸收法Ｌ＝E B+AB+AD3）消去法利用B+消去多余的因子=A+B AA例如，化简函数Ｌ＝ABCA++B A+BBEA解：Ｌ＝ABC+A+B A+BBEA4)配项法利用公式C=+⋅⋅将某一项乘以（A++⋅AABBCCBAA⋅A+），即乘以1，然后将其折成几项，再与其它项合并。

例如：化简函数Ｌ＝B AA+B++CBCB解：Ｌ＝B AA++B+BCCB2.应用举例将下列函数化简成最简的与－或表达式1）Ｌ＝A++A+BDDDCEB2) L=ACCA++BB3) L=ABCDAB+++CCBA解：1）Ｌ＝AA++B+BDDDCE2) L=ACA++BCB3) L=ABCD++AB+CBCA四、逻辑函数的化简—卡诺图化简法：卡诺图是由真值表转换而来的，在变量卡诺图中，变量的取值顺序是按循环码进行排列的，在与—或表达式的基础上，画卡诺图的步骤是：1.画出给定逻辑函数的卡诺图，若给定函数有n个变量，表示卡诺图矩形小方块有n2个。

第一章概述1、集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。

2、特征尺寸：集成电路中半导体器件能够加工的最小尺寸。

它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越快，性能越好3、摩尔定律：芯片上所集成的晶体管的数目，每隔18个月就翻一番。

4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。

Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度5、功能多样化的“More Than Moore”：指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。

6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC设计公司；第二章：硅和硅片的制备7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性能8、CZ法生长单晶硅：把熔化的半导体级硅液体变成有正确晶向，并且被掺杂成n或p型的固体硅锭；9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入；其关键参数：拉伸速率和晶体旋转速度10、区熔法特点：纯度高，含氧低；晶圆直径小。

第三章集成电路制造工艺概况11、亚微米CMOS IC 制造厂典型的硅片流程模型第四章氧化12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。

13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。

14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好.水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。

1.特征尺寸（Critical Dimension,CD）的概念特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。

①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。

②在双极技术中，特征尺寸通常指接触孔的尺寸。

2.集成电路制造步骤：①Wafer preparation(硅片准备)②Wafer fabrication (硅片制造)③Wafer test/sort (硅片测试和拣选)④Assembly and packaging (装配和封装)⑤Final test(终测)3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。

区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。

4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。

例如迁移率，界面态等。

MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。

5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。

氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。

氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。

氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2③水汽氧化：Si ＋H2O →SiO2 ＋H2硅的氧化温度：750 ℃～1100℃6.硅热氧化过程的分为两个阶段：第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。

第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足7.在实际的SiO2 – Si 系统中，存在四种电荷。

①. 可动电荷：指Na＋、K＋离子，来源于工艺中的化学试剂、器皿和各种沾污等。

数字集成电路设计复习提纲(1-7章)2021-121. 数字集成电路的本钱包括哪几局部？●NRE (non-recurrent engineering) costs固定本钱●design time and effort, mask generation●one-time cost factor●Recurrent costs重复性费用或可变本钱●silicon processing, packaging, test●proportional to volume●proportional to chip area2. 数字门的传播延时是如何定义的？一个门的传播延时tp定义了它对输入端信号变化的响应有多快。

3. 集成电路的设计规则(design rule)有什么作用？❑Interface between designer and process engineer❑Guidelines for constructing process masks❑Unit dimension: Minimum line width▪scalable design rules: lambda parameter (可伸缩设计规则，其缺乏:只能在有限的尺寸范围内进展。

)▪absolute dimensions (micron rules,用绝对尺寸来表示。

)4. 什么是MOS晶体管的体效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式〔考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应〕注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。

6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Out InV DDPMOSNMOS8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。

数字电路复习资料数字电路复习资料1第一部分：基本要求和基本概念第一章半导体器件的基本知识一，基本建议1，了解半导体pn结的形成及特性，了解半导体二极管的开关特性及钳位作用。

2，介绍半导体三极管的输出特性和输出特性，熟识半导体三极管共发射极电路的三个工作区的条件及特点，掌控三极管开关电路分析的基本方法。

3，了解绝缘栅场效应管（mos）的结构、符号、工作原理及特性。

二，基本概念1，按导电率为可以把材料分成导体、绝缘体和半导体。

2，半导体中存有空穴和自由电子两种载流子。

3，清澈半导体称作本征半导体。

4，p型半导体中的多数载流子是空穴；少数载流子是自由电子。

5，n型半导体中的多数载流子是自由电子；少数载流子是空穴。

6，pn结是一个二极管，它具有单项导电性。

7，二极管电容由结电容和扩散电容构成。

8，二极管的截至条件就是vd＜0.5v，导通条件就是vd≥0.7v。

9，三极管的截止条件是vbe＜0.5v，截止的特点是ib=ic≈0；饱和条件是ib≥（ec-vces）/（βrc），饱和的特点是vbe≈0.7v，vce=vces≤0.3v。

第二章门电路一，基本要求1，熟识分立元件“与”“或”“非”“与非”“或非”门电路的工作原理、逻辑符号和功能。

2，熟悉ttl集成与非门的结构、工作原理及外部特性，熟悉oc门三态门和异或门的功能及主要用途，掌握各种门电路输出波形的画法。

2，熟识pmos门nmos门和cmos门的结构和工作原理，熟识cmos门的外部特性及主要特点，掌控mos门电路的逻辑功能的分析方法。

二，基本概念1，门是实现一些基本逻辑关系的电路。

2，三种基本逻辑就是与、或、非。

3，与门就是同时实现与逻辑关系的电路；或门就是同时实现或逻辑关系的电路；非门就是同时实现非逻辑关系的电路。

4，按集成度可以把集成电路分为小规模（ssi）中规模（msi）大规模（lsi）和超大规模（vlsi）集成电路。

5，仅有一种载流子参予导电的器件叫做单极型器件；存有两种载流子参予导电的器件叫做双极型器件。

第一章：填空：1.等比例缩小理论包括恒定电场（CE）等比例缩小定律、恒定电压（CV）等比例缩小定律、准恒定电场（QCE）等比例缩小定律。

名词解释：1.摩尔定律：Intel公司创始人之一Moore预测集成电路的集成度大约是每18个月翻一番，称为摩尔定律。

2.CMOS集成电路要把NMOS和PMOS两种器件做在一个芯片里。

3.CMOS集成电路是利用NMOS 和PMOS的互补性来改善电路性能的，因此叫做CMOS集成电路。

在P型衬底上用N阱工艺制作CMOS集成电路。

第二章：填空：集成电路加工的三个基本操作为：1形成某种材料的薄膜，2在各种材料的薄膜上形成需要的图形，3通过掺杂改变材料的电阻率或杂质类型。

名词解释：闩锁效应：在n阱CMOS中PMOS管的源、漏区通过n阱到衬底形成了寄生的纵向PNP晶体管，而NMOS的源、漏区与P型衬底和n阱形成寄生的横向NPN晶体管。

PNP晶体管的集电极和NPN晶体管的基极通过衬底连接，同时NPN晶体管的集电极通过阱和PNP晶体管的基极相连，从而构成交叉耦合形成的正反馈回路，一旦其中有一个晶体管导通，电流将在两支晶体管之间循环放大，使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压，这就是闩锁效应CMOS版图设计规则：为了保证制作的集成电路合格并保证一定的成品率，不仅要严格控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些限制称为版图设计规则。

浅沟槽隔离工艺：浅沟槽隔离是采用现代刻蚀技术实现很大的纵横比沟槽，然后采用CVD 方法淀积SiO2从而形成用于隔离的沟槽。

所示为MOS晶体管结构图，请写出图中字母A至F所对应部位的中文名称，并以NMOS 为例简述MOS晶体管的工作原理。

（5分）图 11． 请画出电路图并解释N 阱CMOS 结构中的闩锁效应。

(6分)由于N 阱CMO S 结构中的横向寄生NPN 晶体管和纵向寄生PNP 晶体管形成正反馈电路结构，在特定的外部条件下，将发生N 阱CMOS 电路电源和地线之间的低电阻状态，即发生闩锁效应。

数字集成电路复习笔记(总34页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--数集复习笔记By 潇然名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。

传播延时：一个门的传播延时tp定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。

tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出由高至低翻转的响应时间。

传播延时tp 定义为这两个时间的平均值：tp=(tpLH+tpHL)/2。

设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。

它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。

定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。

设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。

速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。

公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。

换言之，载流子的迁移率是一个常数。

然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。

当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。

时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。

逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。

这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。

噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。

一个门对噪声的灵敏度是由低电平噪声容限NM L 和高电平噪声容限NM H 来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM L =V IL - V OL NM H =V OH - V IH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。