数字集成电路基本单元与版图
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精选数字电路版图设计及标准单元技术补充
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
二、高度固定，宽度可变如果库中的每一个门高度不同，就会导致版图中的电源线布线混乱。最小单元高度的确定：通过模拟得到的晶体管尺寸，以及库的网格来决定。一般来说，所选择的高度要略大于这个最小高度。这种技术在模拟版图设计中也经常使用。
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
9、静夜四无邻，荒居旧业贫。。10、雨中黄叶树，灯下白头人。。11、以我独沈久，愧君相见频。。12、故人江海别，几度隔山川。。13、乍见翻疑梦，相悲各问年。。14、他乡生白发，旧国见青山。。15、比不了得就不比，得不到的就不要。。。16、行动出成果，工作出财富。。17、做前，能够环视四周；做时，你只能或者最好沿着以脚为起点的射线向前。。9、没有失败，只有暂时停止成功！。10、很多事情努力了未必有结果，但是不努力却什么改变也没有。。11、成功就是日复一日那一点点小小努力的积累。。12、世间成事，不求其绝对圆满，留一份不足，可得无限完美。。13、不知香积寺，数里入云峰。。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、楚塞三湘接，荆门九派通。。。16、少年十五二十时，步行夺得胡马骑。。17、空山新雨后，天气晚来秋。。9、杨柳散和风，青山澹吾虑。。10、阅读一切好书如同和过去最杰出的人谈话。11、越是没有本领的就越加自命不凡。12、越是无能的人，越喜欢挑剔别人的错儿。13、知人者智，自知者明。胜人者有力，自胜者强。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、最具挑战性的挑战莫过于提升自我。。16、业余生活要有意义，不要越轨。17、一个人即使已登上顶峰，也仍要自强不息。
标准单元技术
一般用于数字版图设计。单元库中的标准单元按照一定的规则进行设计，以便可以堆积在一起（像积木一样）形成逻辑电路。
网格式布线系统要求的库设计规则
二、高度固定，宽度可变如果库中的每一个门高度不同，就会导致版图中的电源线布线混乱。最小单元高度的确定：通过模拟得到的晶体管尺寸，以及库的网格来决定。一般来说，所选择的高度要略大于这个最小高度。这种技术在模拟版图设计中也经常使用。
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
9、静夜四无邻，荒居旧业贫。。10、雨中黄叶树，灯下白头人。。11、以我独沈久，愧君相见频。。12、故人江海别，几度隔山川。。13、乍见翻疑梦，相悲各问年。。14、他乡生白发，旧国见青山。。15、比不了得就不比，得不到的就不要。。。16、行动出成果，工作出财富。。17、做前，能够环视四周；做时，你只能或者最好沿着以脚为起点的射线向前。。9、没有失败，只有暂时停止成功！。10、很多事情努力了未必有结果，但是不努力却什么改变也没有。。11、成功就是日复一日那一点点小小努力的积累。。12、世间成事，不求其绝对圆满，留一份不足，可得无限完美。。13、不知香积寺，数里入云峰。。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、楚塞三湘接，荆门九派通。。。16、少年十五二十时，步行夺得胡马骑。。17、空山新雨后，天气晚来秋。。9、杨柳散和风，青山澹吾虑。。10、阅读一切好书如同和过去最杰出的人谈话。11、越是没有本领的就越加自命不凡。12、越是无能的人，越喜欢挑剔别人的错儿。13、知人者智，自知者明。胜人者有力，自胜者强。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、最具挑战性的挑战莫过于提升自我。。16、业余生活要有意义，不要越轨。17、一个人即使已登上顶峰，也仍要自强不息。
标准单元技术
一般用于数字版图设计。单元库中的标准单元按照一定的规则进行设计，以便可以堆积在一起（像积木一样）形成逻辑电路。
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
9-数字集成电路基本单元与版图
NMOS传输门(续)
假定： = 0 —— V = 0
= 1 —— V = Vdd I = 0 —— Vi = 0 I = 1 —— Vi = Vdd
则传输门的输出电压Vo特性为，
=0 —— VO= VO =1 —— VO= min(Vi， V -Vtn)
NMOS传输门(续)
7
CMOS反相器的转移特性
NMOS：
Vi < Vtn Vi > Vtn
截止 导通
PMOS：VVii
> <
Vdd Vdd
-
|Vtp| |Vtp|
截止 导通
PMOS视为NMOS的负载，可以像作负载线一样，把PMOS的 特性作在NMOS的特性曲线上
整个工作区 分为五个区域
ABCDE
8
CMOS反相器的转移特性(续1)
R1B
A
T1A
T2A T2B
T1B
B
Re2
R4
T4
D L
T3
A
B
GND
（a）
GND
≥1
L AB
（b）
5
第九章 数字集成电路基本单元与版图
9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器
6
9.2.1 CMOS反相器
处于饱和区，等效一个电流源：
Idsp =
p
2
(Vi
Vdd
Vtp )2
NMOS强导通，等效于非线性电阻
Idsn
n
Vi
Vtn
Vdsn
数字集成电路设计 pdf
数字集成电路设计一、引言数字集成电路设计是一个广泛且深入的领域，它涉及到多种基本元素和复杂系统的设计。
本文将深入探讨数字集成电路设计的主要方面，包括逻辑门设计、触发器设计、寄存器设计、计数器设计、移位器设计、比较器设计、译码器设计、编码器设计、存储器设计和数字系统集成。
二、逻辑门设计逻辑门是数字电路的基本组成单元，用于实现逻辑运算。
常见的逻辑门包括与门、或门、非门、与非门和或非门等。
在设计逻辑门时，需要考虑门的输入和输出电压阈值，以确保其正常工作和避免误操作。
三、触发器设计触发器是数字电路中用于存储二进制数的元件。
它有两个稳定状态，可以存储一位二进制数。
常见的触发器包括RS触发器、D触发器和JK触发器等。
在设计触发器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
四、寄存器设计寄存器是数字电路中用于存储多位二进制数的元件。
它由多个触发器组成，可以存储一组二进制数。
常见的寄存器包括移位寄存器和同步寄存器等。
在设计寄存器时，需要考虑其结构和时序特性，以确保其正常工作和实现预期的功能。
五、计数器设计计数器是数字电路中用于对事件进行计数的元件。
它可以对输入信号的脉冲个数进行计数，并输出计数值。
常见的计数器包括二进制计数器和十进制计数器等。
在设计计数器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
六、移位器设计移位器是数字电路中用于对二进制数进行移位的元件。
它可以对输入信号进行位移操作，并输出移位后的结果。
常见的移位器包括循环移位器和算术移位器等。
在设计移位器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
七、比较器设计比较器是数字电路中用于比较两个二进制数的元件。
它可以比较两个数的值，并输出比较结果。
常见的比较器包括并行比较器和串行比较器等。
在设计比较器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
八、译码器设计译码器是数字电路中用于将二进制数转换为另一种形式的元件。
数字集成电路设计入门(从HDL到版图)6-9
第六章Verilog的数据类型及逻辑系统学习内容：•学习Verilog逻辑值系统•学习Verilog中不同类的数据类型•理解每种数据类型的用途及用法•数据类型说明的语法Verilog采用的四值逻辑系统’0’, Low, False, Logic Low, Ground,VSS,Negative Assertion‘1’, High, True, Logic High, Power,VDD, VCC, Positive Assertion’X’ Unknown: Occurs at Logical Which Cannotbe Resolved ConflictHiZ, High Impedance, Tri-Stated,Disabled Driver (Unknown)主要数据类型Verilog主要有三类(class)数据类型：•net （线网）: 表示器件之间的物理连接•register （寄存器）：表示抽象存储元件•parameters(参数) : 运行时的常数(run-time constants)net（线网）net需要被持续的驱动，驱动它的可以是门和模块。
当net驱动器的值发生变化时，Verilog自动的将新值传送到net上。
在例子中，线网out由or门驱动。
当or门的输入信号置位时将传输到线网net上。
•有多种net 类型用于设计(design-specific)建模和工艺(technology-specific)建模•没有声明的net 的缺省类型为1 位(标量)wire 类型。
但这个缺省类型可由下面的编译指导改变：`default_nettype <nettype>net 类型功能wire, trisupply1, supply0wor, triorwand, triandtriregtri1, tri0标准内部连接线(缺省)电源和地多驱动源线或多驱动源线与能保存电荷的net 无驱动时上拉/下拉综合编译器不支持的net 类型•wire类型是最常用的类型，只有连接功能。
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
数字集成电路基本单元
4
三态门版图
2020/3/1
4
驱动电路
驱动电路的结构示意图
2020/3/1
4
驱动电路版图
2020/3/1
4
9.3 数字电路标准单元库设计
基本原理
设计者或高级 综合设计系统
功能定义与说明 用户设计逻辑图
标准单元设计流程图
逻辑图输入
单元逻辑符号库
逻辑模拟、时序模拟
单元电路功能库
标准单元 设计系统
2020/3/1
2
3. CMOS反相器的瞬态特性
研究瞬态特性与研究静态 特性不同的地方在于必须考虑 负载电容（下一级门的输入电 容）的影响。
脉冲电路上升，下降和延迟 时间的定义，即如图所示。
tr ： (Vo=10%VomaxVo=90%Vomax) tf ： (Vo=90%VomaxVo=10%Vomax) td ： (Vi=50%VimaxVo=50%Vomax)
布局、布线 提取布线寄生参数
单元拓扑库 工艺、电学参数
生成测试向量
逻辑模拟、时序模拟
转换拓扑图为掩模版版图
2020/3/1
9
转移特性（续）
整个工作区可以分为五个区域来讨论：
1. A区：0 Vi Vtn
NMOS截止 Idsn = 0
PMOS导通 Vdsn = Vdd Vdsp = 0
等效电路如右图所示。
2020/3/1
1
转移特性（续）
2. B区： Vtn Vi ½ Vdd NMOS导通，处于饱和区，等效于一个电流源：
on
C On+ on+
D On on++
E off on+++
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路版图基本知识
Analog circuit layout
一、MOS器件的对称 性
1.把匹配器件相互靠近 放置
2.保持器件相同方向
3.增加虚拟器件提高对称性
4.共中心
5.器件采用指状交叉布线方式
NMOS W=5u L=2u:
NMOS W=5u L=12u
NMOS W=5u L=29u:
MOS晶体管
– 在物理版图中, 只要一条多晶硅跨过一个有 源区就形成了一个MOS晶体管, 将其S, G, D, B四端用连线引出即可与电路中其它元件连接.
MOS晶体管的电特性 – MOS晶体管是用栅电压控制源漏电流的器件, 重要的公式是萨方程(I-V方程):
IDS=k′•W/L•[(VG-VT-VS)2-(VG-VT-VD)2]
NWELL电阻 * 因为阱是低掺杂的, 方块电阻较大, 因此大阻值的电阻亦可以用阱来做
MOS管电阻 * 工作在线性区的MOS管可用作电阻 * 它是一个可变电阻, 其变化取决于各极电压的变化：
集成电容
电容 * 两端元件，电荷的容器——Q=CV * 最基本的无源元件之一，是电源滤波电路，
做源漏及阱或衬底连接区的注入属线2做金属连线封闭图形处保留铝版图流程nwell1版图流程activearea2版图流程polysilicon3版图流程activeareaimplant4版图流程contact5版图流程metal反相器版图与电原理图cmos工艺中的元件寄生二极管和三级管mos晶体管版图和结构nmos晶体管剖面图版图和结构pmos晶体管剖面图典型的mos管图形目前流行的ic结构及其版图特征目前流行最广泛的是si栅cmos电路主要是通信方面的电路
pmos
Vdd
W = 13u pmos L = 2u
集成电路版图基础.pdf
实例：反向器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
数字集成电路设计版图设计PPT课件
23
23
6.2 设计规则
最小宽度与最小间距(1)
多晶线最小宽度
多晶线最小间距
24
24
6.2 设计规则
最小宽度与最小间距(2)Sme PotentialWell Active
0 or 6 10
3
Select
3 2
Different Potential
9
2
Polysilicon
2
Metal1
3
Contact
Metal1
nWell
pSelect
pWell
nSelect
有些工艺层的尺寸可以从其它层中运算得到。如nSelect减去poly即得n+， pSelect减去poly即得p+，故无需n+、p+7版
7
6.1 版图设计入门
N 阱 双 层 金 属 化 C M O S 工 艺 版 次
8
CMOS掩模版次
8
6.1 版图设计入门
0.25umCMOS掩模版次
9
9
6.1 版图设计入门
2个nFET串联
两个串联的nFET（有1个n+区被共享）
10
10
6.1 版图设计入门
3个nFET串联
三个串联的nFET（有2个n+区被共享）
技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区
11
11
6.1 版图设计入门
两个并联的nFET
Polysilicon Aluminum
22
22
由于工艺不可避免地存在误差，所以设计者必须为之留出余量，设计规则即是这种余量的反映
6.2 设计规则
数字集成电路设计入门(从HDL到版图)1-5
•
RTL级/功能级
– – 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟的周期来定义系统模型
•
结构级/门级
– – 用基本单元(primitive)或低层元件(component)的连接来描述系 统以得到更高的精确性，特别是时序方面。 在综合时用特定工艺和低层元件将RTL描述映射到门级网表
抽象级(Levels of Abstraction)
• 设计工程师在不同的设计阶段采用不同的抽象级
– 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 – 在综合前将各功能模块进行RTL级描述。 – 用于综合的库中的大多数单元采用结构级描述。在本教程中的结 构级描述部分将对结构级(门级)描述进行更详细的说明。
Cadence Verilog仿真器
• Verilog-XL和NC Verilog仿真器都是基于事件算法的 仿真器。仿真器读入Verilog HDL描述并进行仿真以 反映实际硬件的行为。 • Verilog-XL和NC Verilog仿真器遵循IEEE 1364 Verilog规范制定的基于事件的调度语义 • 仿真器可用于
• 实验，24学时
– Verilog (5) – Synthesis (2) – Place &Route (1)
• 考试，3学时
参考书目
• • • • Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia Ambit Synthesis 《硬件描述语言Verilog》 清华大学出版社，Thomas &Moorby，刘明业等译，2001.8
• • • •
集成电路常用器件版图
下图是将金属铝引线去除后的版图形式，通 过这个图可以清楚的看到器件的并联结构和 重掺杂隔离环的结构。
（1）反相输出 I/O PAD
5.7 电源和地线版图
图7.33：电源和地线布局。 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
（1）反相输出 I/O PAD
5.7 电源和地线版图
图7.33：电源和地线布局。 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
集成电路版图设计基础第3章：数字IC版图
河
南
大
学
Henan
University
集成电路版图设计基础
basics of IC layout design
instructor: Zhang Qihui e-mail:qhzhang07@
第三章 数字IC版图
设计过程 验证电路逻辑 编译网表 版图设计过程 平面布局 布臵 布线 预制门阵列芯片 验证 流程图 实例
school of phye
basics of ic layout design
8
设计过程 - 验证电路逻辑
设计输入：HDL – VHDL,Verilog HDL
VHDL和Verilog HDL有很多的共同点，如硬件描述与实现工 艺无关，能形式化地抽象表示电路的行为和结构，具有电路仿真 与验证机制以保证设计的正确性等。 目前，国内外设计者使用Verilog和VHDL的情况： 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% 大陆：大学,公司
设计过程 - 验证电路逻辑
设计输入：HDL – VHDL VHDL 即 VHSIC HDL (VHSIC : Very High Speed IC)。 它起源于美国国防部（DOD: Department Of Defense）于80 年代初提出的超高速集成电路发展计划VHSIC。“The DOD mandated that all digital electronic circuits be described in VHDL.‖由于ADA语言是DOD支持的程序设计语言，因而 VHDL 是在ADA语言的基础上发展起来的。 VHDL advantages: design verification and auto-regression tests; VHDL is recommended for government contracts; VHDL commercial models are available for purchase; VHDL is a documentation language; VHDL is a simulation language.
南
大
学
Henan
University
集成电路版图设计基础
basics of IC layout design
instructor: Zhang Qihui e-mail:qhzhang07@
第三章 数字IC版图
设计过程 验证电路逻辑 编译网表 版图设计过程 平面布局 布臵 布线 预制门阵列芯片 验证 流程图 实例
school of phye
basics of ic layout design
8
设计过程 - 验证电路逻辑
设计输入：HDL – VHDL,Verilog HDL
VHDL和Verilog HDL有很多的共同点，如硬件描述与实现工 艺无关，能形式化地抽象表示电路的行为和结构，具有电路仿真 与验证机制以保证设计的正确性等。 目前，国内外设计者使用Verilog和VHDL的情况： 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% 大陆：大学,公司
设计过程 - 验证电路逻辑
设计输入：HDL – VHDL VHDL 即 VHSIC HDL (VHSIC : Very High Speed IC)。 它起源于美国国防部（DOD: Department Of Defense）于80 年代初提出的超高速集成电路发展计划VHSIC。“The DOD mandated that all digital electronic circuits be described in VHDL.‖由于ADA语言是DOD支持的程序设计语言，因而 VHDL 是在ADA语言的基础上发展起来的。 VHDL advantages: design verification and auto-regression tests; VHDL is recommended for government contracts; VHDL commercial models are available for purchase; VHDL is a documentation language; VHDL is a simulation language.
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对于NMOS有 对于PMOS有
Vi < Vtn Vi > Vtn
截止 导通
Vi > Vdd - |Vtp| Vi < Vdd - |Vtp|
截止 导通
对输入和输出信号而言，PMOS和NMOS是并联的
在直流电路上，PMOS和NMOS串联连接在Vdd 和地之间，因而有 Vdsn - Vdsp = Vdd
由于在静态下无论Vin是高电平还是低电平，两管中总有一个截 止，且截止时阻抗极高，流过两管的静态电流很小，因此CMOS 反相器的静态功耗非常低，这是CMOS电路最突出的优点。
7
2. 输出特性
在电路中，PMOS和NMOS地位对等，功能互补 它们都是驱动管，都是有源开关，互为负载
它们都是增强型 MOSFET
32
B
两个传输门、一个反相器
（a）异或门电路
（b）异或非门电路
B=1 输出 F A
B=0 输出 F=A
33
不同功能的线或电路
E
E
AB为输入端的或非门 C为输入的反相器 组成线或 E为高电平 反相电路与输出隔离，输出或非门的结果 E为低电平 反相器直接接到输出，或非门电路与输出隔离
直接将传送开关接入或非门和反相器电路，不仅节省芯片面积，
积分得
21
25
b、 非饱和状态
线性充电时间段 积分得
总的充电时间为，tr=tr1+tr2 ，如果 Vtn =- Vtp = 0.2 Vdd，则
22
ii) Vi从0到1, CL放电
NMOS的导通电流开始为饱和状态而后转为非饱和状态， 与上面类似，输出脉冲的下降时间也可分为两段来计算。
23
27
a、饱和状态
Idsn从NMOS的d流向s，是正值, Idsp从PMOS的d流向s，是负值8 。
8
工作区域 把PMOS视为NMOS的负载，可以像作负载线一样，把PMOS的特 性做在NMOS的特性曲线上。
9
（1） A区：0 Vi Vtn
NMOS截止 Idsn = 0 PMOS导通 Vdsn = Vdd Vdsp = 0
与非门输入端只要有一个为低电平，输出高电平。为保证这 种情况下仍能获得所需的上升时间，M1、M2的宽长比与反 相器中的PMOS管相同，即（W/L）M1\M2 =（W/L）P
根据得到的等效反相器的晶体管尺寸，就可以直接获得与非 门中各晶体管的尺寸。
30
9.2.3 CMOS传输门和开关逻辑
开关： MOS导通，源漏极呈现低电阻连通。 MOS截止，源漏极呈现高电阻断开。 开关打开时，可进行信号传输—传输门
（a）电路图，（b）漏极连线，（c）电源与地线连线，（d）栅极与输入输出连线
b) 各器件端点之间所画的线表示连接，对于任何立体的连接用两条线的简单 相交来表示。 物理版图中必须关心不同边线层之间物理上的相互关系。物理结构上必须有一 种实现漏极之间连接的方法。 c) 用金属线和接触孔制作接到电源和地的简单连线。 d) 电源线和地线通常采用金属线，共用的栅极采用简单的多硅条制作，加上 衬底接触孔。
具体方法：
将与非门中M3、M4的串联结构等效为反相器中的NMOS晶体 管，将并联的M1、M2等效为PMOS的宽长比为（W/L）N和 （W/L）P。
M3、M4串联，为保证下降时间不变， M3、M4的等效电阻必 须缩小一半，即宽长比必须比反相器中的NMOS的宽长比增 加一倍，即（W/L）M3\M4 =2（W/L）N
第九章 数字集成电路基本单元
9.1 TTL基本电路 9.2 CMOS基本门电路 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器
1
◆ 数字集成电路的基本电路的主要特征和用途
器件类型
电路类型 主要特征
用途
TTL 双极型晶体管
ECL
功耗：大 集成度：低
功耗：最大 超高速
3. CMOS反相器的瞬态特性
研究瞬态特性与研究静态特性不同的 地方在于必须考虑负载电容（下一级 门的输入电容）的影响。
脉冲电路上升，下降和延迟时间的定义
tr： (Vo=10%VomaxVo=90%Vomax) tf： (Vo=90%VomaxVo=10%Vomax) td： (Vi=50%VimaxVo=50%Vomax)
比(n/p)对输入输出特性的影响
13
（4） D区： Vdd/2 Vi Vdd/2 +Vtp
与B区情况相反： PMOS导通，处于饱和区, 等效一个电流源：
NMOS等效于非线性电阻：
14
16
（5） E区：Vi Vdd +Vtp PMOS截止， NMOS导通。
Vdsn = 0 |Vdsp| = Vdd Idsp = 0
15
CMOS反相器的转移特性和稳态 支路电流
●对于数字信号，CMOS反相器静态时， 或工作在A区， 或E区。
Vi = 0 (I = 0) Vi = Vdd (I = 1)
Vo = Vdd Vo = 0
(O=1) (O=0)
●从一种状态转换到另一 (I = 0) (I = 1)
种状态时，有：
(I =1) (I = 0)
26
31
9.2.2 CMOS与非门和或非门
（a）二输入与非门
（b）二输入或非门
27
√ ×
0
1
×√
0
×√
1
二输入与非门
INA（ INB ）为低电平时，M2 (M1) 导通， M3 (M4)截止，形成从VDD到输出OUT的通路， 阻断了OUT到地的通路。
√ × 一个有限的PMOS管导通电阻（上拉电阻）
28
二输入或非门
INA、 INB 都为低电平时，输出高电平。 有一个为高电平或二者皆为高电平时， MOS管电阻分压的结果是输出低电平。
两个NMOS管全导通时（并联关系）的等效 下拉电阻是单管导通电阻的一半。
29
与非门电路的设计方法
与非门的等效反相器设计：根据晶体管的串并联关 系，再根据等效反相器中相应晶体管的尺寸，直接 获得与非门中各晶体管的尺寸。
1. TTL反相器
单端信号变为双端信号
中间驱 输入级 动电路 输出级
输入端—高电平，输出低电平。 输入端—低电平，输出高电平。
3
2. TTL与非门
每一个发射极能各自独立 地形成正向偏置的发射结， 并可促使T1进入放大或饱 和区。 两个或多个发射极可并联 构成一大面积的组合发射。
电路图
符号
具有多发射极晶体管的3输入端与非门电路
和一个无穷大的NMOS管截止电阻的串联分
1
压电路，输出高电平。
0
INA、 INB 均为高电平时，M3 、M4导通，M1 、 M2截止，形成从OUT到地的通路，阻断输出 OUT到VDD的通路。 一个有限的NMOS管导通电阻（下拉电阻，单 个NMOS导通电阻的二倍）和一个无穷大的 PMOS管截止电阻的分压电路，输出低电平。
IDSP -IDSN
6
结构特征
低电平
Vin=0 → Vout=VDD VGSn=0 <VTn → NMOS 截止 VSGp=VDD>-VTp → PMOS 导通
高电平
NMOS、PMOS交替导通
Vin=VDD → Vout=0 VGSn=VDD >VTn → NMOS导通 VSGp=0<-VTp → PMOS 截止
Is-s= 0 Pdc= 0
Is-s 0 Ptr 0
●对于模拟信号，CMOS反相器必须工作在B区和D区之间，反相
器支路始终有电流流通，
Is-s> 0， Pdc> 0 。
●直流导通电流Ids随输入输出电流的变化而变化， 在Vin=Vdd/2时最大。
16
20
电路特点
1）静态功耗低
CMOS反相器稳定工作，总是有一个MOS管处于截止状态，流过的电流为极小的 漏电流，因而静态功耗很低，有利于提高集成度。
控制信号C 、C分别控制P、N管，使两管同时关断和开通。 PMOS管对输入信号S高电平的传输性能好，NMOS管对输入信号S低 电平的传输性能好，从而使S可以获得全幅度的传送而没有电平损失。
器件源端、漏端位置随传输的是高电平或低电平而发生变化，并导致 VGS的参考点-源极位置相应变化。 判断源极、漏极位置的基本原则是电流的流向。 NMOS管，电流从漏极流向源极。 PMOS管，电流从源极流向漏极。 为防止PN结正偏，NMOS的P型衬底接地，PMOS的N型衬底3接1 VDD.
不论控制信号C是什么状态， 两个传输门总有一个处于导 通传送状态，以传送信号A 或B到输出端。
两个传输门构成的开关逻辑与或门
●减小元件数，减小芯片面积，减小门的级数，提高电路速度。 ●传输门仅仅起到信号的开关作用，它不能像普通的逻辑门那样有输 入输出间的隔离作用和输出驱动作用，因此多级门级联将受到限制。
4）负载能力强（较强的容性负载驱动能力）
5）CMOS非门传输延迟较大，且它们均与电源电压有关。
电源电压越高，CMOS电路的传输延迟越小，功耗越大。
6）利用P、N管交替通、断来获取输出高、低电压的，而不像单管那样为保证VOL 足够低而确定PN管尺寸，CMOS反相器输出与晶体管尺寸无关，是无比电路。
17
两个电流必须相等，即 Idsn = Isdp，所以
反相器比 例因子
12
13
如果n=p，且有 Vtn= -Vtp，则有
Vi = Vdd/2
n 2.5p，所以应有
Wp/Lp 2.5 Wn/Ln
对称：n=p，Vtn= -Vtp和Vi = Vdd/2，有 Vo = Vdd/2
理想反相器
10
11
（2） B区： Vtn Vi Vdd/2 NMOS导通，处于饱和区，等效于一个电流源：