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Verilog HDL简单计算器设计

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第一章设计目的及任务要求 (1)
1.1 设计目的 (1)
1.2 设计任务 (1)
1.3 课设要求 (1)
第二章设计思路 (2)
2.1 设计总体框图 (2)
2.2 设计原理 (2)
2.2.1 计算其原理 (2)
2.2.2 数码显示原理 (2)
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第一章设计目的及任务要求
1.1 设计目的
（1）进一步加强熟练EDA基础知识。

（2）熟练掌握Quartus 6.0软件的使用以及用该软件编程和仿真的全过程。

（3）培养独立思考问题，解决问题的能力以及查阅相关资料和资料的正确使用能力，为明年的毕业设计
打下良好的设计基础。

第二章设计思路
2.1 设计总体框图
有分析可知，本次课程设计可以分成五个木块来实现相应的功能，分别是输入模块，计算模块，扫描
模块，输出模块以及显示模块。

码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。

设计7段译码器，输出信号LED7S的7位分别接如图一数码管的7个段，高位在左，低位在右。

例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。

注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h。

共阴极七段数码管的原理图如下
图二所示。

图二共阴极七段数码管
8
第三章设计源程序及分析
3.1 计算器模块
3.1.1 计算器源程序
mdule jsq(a,b,c,out);
该模块是本次设计的核心部分，用于实现四则运算，两位八位二进制数a、b作为待计算的输入，并输入两位二进制数c作为计算功能选择，00代表加法运算、01代表减法运算、10代表乘法运算、11代表除法运算。

输出16位二进制数out位运算结果。

并在总体设计中把输入、输出端接到数码管上。

3.2 数码管显示部分
3.2.1 数码管显示源程序
module DECL7S (A, LED7S);
input [3:0] A;
output [6:0] LED7S;
reg [6:0] LED7S;
3.2.2 数码管显示程序分析
该模块是整个设计中的显示部分，是一个编码器组合逻辑设计，每个数码管可显示十六进制0至F，对应4位二进制数，因此输入端a、b分别用两个数码管显示，输出out用四个数码管显示，该设计中需要八个同样的数码管显示器，即。

此模块将在总程序中被调用八次。

3.3 循环扫描模块
3.3.1 循环扫描程序
modulexhsm(clk,rst,count,Dout);
inputclk,rst;
output[6:0]Dout;
output[2:0]count;
endcase
end
endmodule
3.3.2 循环程序分析
该模块是一个循环计数器，在时钟和复位信号的控制下，从000—111循环计数分别控制八个数码管循环点亮，由于时钟的频率比较快，大于人眼的分辨率，所以显示出八个数码管同时点亮，即同时显示计
算器的输入、输出。

3.4 总程序及其分析
module jsq9(a,b,c,Dout,count,clk,rst);
input[7:0]a,b;
input clk,rst;
input[1:0]c;
output[6:0]Dout;
output [2:0]count;
reg[6:0]Dout;
out={out1,out2};
end
default:;
endcase
always@(posedge clk or negedge rst)
begin
if(!rst)
count<=3'b000;
else if(count==3'b111)
count<=3'b000;
else
count<=count+3'b001;
end
always@(posedge clk)
begin
case(count)
3'b000: Dout<=LED7S1;
4'b0101: LED7S <= 7'b1101101; 4'b0110: LED7S <= 7'b1111101 ; 4'b0111: LED7S <= 7'b0000111 ; 4'b1000: LED7S <= 7'b1111111 ; 4'b1001: LED7S <= 7'b1101111 ; 4'b1010: LED7S <= 7'b1110111 ; 4'b1011: LED7S <= 7'b1111100 ; 4'b1100: LED7S <= 7'b0111001 ; 4'b1101: LED7S <= 7'b1011110 ;
4'b1110: LED7S <= 7'b1111001 ;
4'b1111: LED7S <= 7'b1110001 ;
endcase
end
endmodule
该程序是本次设计的最终程序，主要是将以上三个模块联系起来。

其中反复调用数码管显示模块，将其与计算器模块相连。

其输入A在u1中与计算器输入a的高四位相连，输出LED7S与LED7S1相连，在硬件上实现用一个数码管显示输入a的高四位，以此类推u2模块实现用数码管显示a的低四位，u3对应b的高四位，u4对应b的第四位，u5对应out的高四位，u6对应out
位二
第四章时序仿真和结果验证
4.1 计算器时序仿真及其分析
为
即
余数为0
图五数码管时序仿真图
如图五所示为数码管显示器的时序仿真波形，当输入为0011时七段数码管中abcdefg的高低电平分别为1111001即abcdg点亮显示数字3，当输入为0000时七段数码管对应显示1111110即abcdef被点亮显示数字0.经验证其他数字显示均正确，七段数码管显示器模块设计仿真成功。

4.3 总体时序仿真图
图六所示为整个设计的仿真波形图，对其分析如下，首先分析最下边三行的循环计数器部分，当复位
信号为0时count计为000当复位为1每当时钟上升沿来临时count加1，计满后恢复000继续循环，此
部分验证成功。

接下来看控制显示部分，输入a=00000000，b=00000000，c=00，当count=000时显示a的高四位0000，Dout=01111111，显示数字0；正确。

当count=001时显示a的低四位0000，Dout=01111111，显示数字0，正确。

经验证，其他数码管显示与相应的输入也是一一对应，因此时序仿真成功。

，
图七结果验证图
页眉内容
第五章心得体会
为期五天的EDA课程设计很快就结束了，原则上是必须独立完成这次课程设计的，但是由于平时学习的理论知识不够扎实，所以在课程设计环节遇到了很多困难。

遇到困难不可怕，关键是要专心的去学习，研究，最终在老师和同学的大力帮助之下我还是顺利里的完成了课程设计的所有内容。

现在回过头来想想
这次的课设给我本人还是带来了很多的收获。

合集下载

用verilog HDL语言设计可逆计数器。

用verilog HDL语言设计可逆计数器。

西安邮电学院
实验报告书
系部名称：电子工程学院学生姓名：xxx
专业名称：xxxx
班级：xxxx
实验时间：2011 年11月17日
1、掌握可逆计数器的工作原理。

2、学习用verilog HDL语言设计可逆计数器。

二、实验设备：
计算机一台，TD-EDA实验箱一台
三、实验内容：
用verilog HDL语言设计可逆计数器并进行仿真、引脚分配及下载到电路开发板进行功能验证。

四、实验程序：
module keni8(clk,enable,sum,col);
input clk,enable;
output[7:0] sum;
reg[7:0] sum;
output col;
reg col;
always @(posedge clk )
if(enable==1)
sum=sum+1;
else if(enable==0)
sum=sum-1;
else if(sum >= 8)
begin
sum=0;
col=1;
end
endmodule
五、运行结果：
1、在编程过程中，需小心谨慎，特别是注意标点符号的标注。

2、实验结果有一定的延时。

3、实验前需对TD-EDA实验箱进行了解，这样可以使实验更有效率。

verilog简单乘法器

verilog简单乘法器

verilog简单乘法器Verilog简单乘法器Verilog是一种硬件描述语言，用于描述数字系统的行为。

在数字电路设计中，乘法器是一个常见的电路组件，它用于执行乘法运算。

本文将介绍一个简单的Verilog乘法器的设计与实现。

乘法器是一种数字电路，用于计算两个数的乘积。

它接收两个输入数，将它们相乘得到一个输出。

在本文中，我们将实现一个4位乘法器，即输入和输出都是4位的二进制数。

我们需要定义输入和输出端口。

在Verilog中，我们可以使用“input”和“output”关键字来声明端口。

对于4位乘法器，我们可以声明两个4位的输入端口A和B，以及一个8位的输出端口P。

module simple_multiplier(input [3:0] A,input [3:0] B,output [7:0] P);接下来，我们需要实现乘法器的功能。

乘法器的实现可以通过多次执行加法运算来实现。

具体地，我们可以将输入的两个4位数逐位相乘，然后将得到的部分乘积相加得到最终的乘积。

在Verilog中，我们可以使用“assign”关键字来执行赋值操作。

我们可以定义一些临时变量，用于存储部分乘积和最终乘积的结果。

然后，通过多次执行加法运算，将部分乘积相加得到最终乘积。

下面是一个实现4位乘法器的简单示例代码：reg [7:0] temp;reg [7:0] result;always @(*) begintemp = A[0] * B;result = temp;temp = A[1] * B;result = result + (temp << 1);temp = A[2] * B;result = result + (temp << 2);temp = A[3] * B;result = result + (temp << 3);endassign P = result;在上述代码中，我们使用了一个“always”块来执行乘法器的功能。

verilog实现简易24小时计数器

verilog实现简易24小时计数器

verilog实现简易24⼩时计数器1.顶层数码管显⽰模块`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:57:45 08/18/2019// Design Name:// Module Name: dynamic_seg_top// Project Name:// Target Devices:// Tool versions:// Description: //实现简易时钟计数功能//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://module dynamc_seg_top//---------------------<端⼝声明>---------------------------------------(input clk_50MHZ , //时钟，50Mhzinput rst_n , //复位，低电平有效output reg [ 7:0] seg_sel , //数码管位选output reg [ 7:0] seg_data //数码管段选，即内容显⽰);//---------------------<信号定义>---------------------------------------wire clk_1KHZ ;reg [3:0] data_tmp ;reg [7:0] cnt ;wire [23:0] data ;//----------------------------------------------------------------------// 1k分频例化，扫描⼀个数码管时间为1ms//----------------------------------------------------------------------CLK_DIV #(.width(16),.cnt(50_000))uut(.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.clk_out(clk_1KHZ));//======================================================================////时，分，秒计数例化////======================================================================clock_cntclk_cnt_uut(.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.data(data));//----------------------------------------------------------------------// 数码管扫描，8位循环扫描，频率为1k//----------------------------------------------------------------------always @(posedge clk_1KHZ or negedge rst_n)beginif(!rst_n)seg_sel <= 8'b0111_1111;else if(seg_sel==8'b1111_1110)seg_sel <= 8'b0111_1111;elseseg_sel <= ~(~seg_sel>>1);end//----------------------------------------------------------------------// 位选，不同计数对应不同位选编码，也对应分割的不同数据//----------------------------------------------------------------------always @(*)begincase(seg_sel)8'b0111_1111: data_tmp = data[ 3: 0] ; // 位18'b1011_1111: data_tmp = data[ 7: 4] ; // 位28'b1101_1111: data_tmp = 4'ha ; // 位38'b1110_1111: data_tmp = data[11:8] ; // 位48'b1111_0111: data_tmp = data[15:12] ; // 位58'b1111_1011: data_tmp = 4'hb ; // 位68'b1111_1101: data_tmp = data[19:16] ; // 位78'b1111_1110: data_tmp = data[23:20] ; // 位8default: data_tmp = 4'b0000 ;endcaseend//----------------------------------------------------------------------// 段选，将不同分割数据进⾏段选编码，实验平台为2个4位⼀体共阳数码管//----------------------------------------------------------------------always @(*)begincase(data_tmp)4'h0: seg_data = 9'hc0;4'h1: seg_data = 9'hf9;4'h2: seg_data = 9'ha4;4'h3: seg_data = 9'hb0;4'h4: seg_data = 9'h99;4'h5: seg_data = 9'h92;4'h6: seg_data = 9'h82;4'h7: seg_data = 9'hf8;4'h8: seg_data = 9'h80;4'h9: seg_data = 9'h90;4'ha: seg_data = 9'hbf;//4'hb: seg_data = 9'hbf;//第三位和第六位显⽰时钟的分隔线default:seg_data = 9'hc0;endcaseendendmodule2.时分秒计数模块`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 19:51:36 02/25/2020// Design Name:// Module Name: clock_cnt// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module clock_cnt(input clk_50MHZ,input rst_n,output [23:0]data);reg [7:0] second ;//时钟“秒”reg [7:0] minute ;//时钟“分”reg [7:0] hour ;//时钟“⼩时”wire clk_1HZ ;//----------------------------------------------------------------------//-- 例化计数分频产⽣1HZ时钟//----------------------------------------------------------------------CLK_DIV #(.width(28),.cnt(50_000_000))uut(.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.clk_out(clk_1HZ));//----------------------------------------------------------------------//-- 秒计数，从0-59计数，1秒加⼀，到59清零//----------------------------------------------------------------------always @(posedge clk_1HZ or negedge rst_n)beginif(!rst_n)second<=8'd0;else if (second[3:0]==4'd9)beginsecond[3:0]<=8'd0;if(second[7:4]==4'd5)second[7:4]<=4'd0;elsesecond[7:4]<=second[7:4]+4'd1;endelsesecond[3:0]<=second[3:0]+4'd1;end//----------------------------------------------------------------------//-- 分计数，从0-59计数，1分钟加⼀，到59清零//----------------------------------------------------------------------always @(posedge clk_1HZ or negedge rst_n)beginif(!rst_n)minute<=8'd0;else if ((second[3:0]==4'd9)&(second[7:4]==4'd5))beginif(minute[3:0]==4'd9)beginminute[3:0] <=4'd0;if(minute[7:4]==4'd5)minute[7:4] <=4'd0;elseminute[7:4] <=minute[7:4]+4'd1;endelsebeginminute[3:0]<=minute[3:0]+4'd1;endendelseminute<=minute;end//----------------------------------------------------------------------//-- ⼩时计数，从0-23计数，1⼩时加⼀，到23清零//----------------------------------------------------------------------always @(posedge clk_1HZ or negedge rst_n)beginif(!rst_n)hour<=8'd0;else if ((second[3:0]==4'd9)&(second[7:4]==4'd5)&(minute[3:0]==4'd9)&(minute[7:4]==4'd5)) beginif(hour[7:4]==4'd2)beginif(hour[3:0]==4'd3)beginhour[3:0] <=4'd0;hour[7:4]<=4'd0;endelsebeginhour[7:4]<=hour[7:4];hour[3:0] <=hour[3:0]+4'd1;endendelsebeginif(hour[3:0]==4'd9)beginhour[3:0] <=4'd0;hour[7:4] <=hour[7:4]+4'd1;endelsebeginhour[3:0] <=hour[3:0]+4'd1;hour[7:4] <=hour[7:4];endendendelsehour<=hour;endassign data[3:0] =second [3:0];//将“秒”的个位数送到数码管第⼀位assign data[7:4] =second [7:4];//将“秒”的⼗位数送到数码管第⼆位assign data[11:8] =minute [3:0];//将“分“的个位数送到数码管第四位assign data[15:12] =minute [7:4];//将”分”的⼗位数送到数码管第五位assign data[19:16] =hour [3:0];//将“时“的个位数送到数码管第七位assign data[23:20] =hour [7:4];//将”时”的个位数送到数码管第⼋位endmodule3.任意时钟分频模块`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:54:40 02/25/2020// Design Name:// Module Name: CLK_DIV// Project Name:// Target Devices:// Tool versions:// Description: //任意时钟分频模块//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module CLK_DIV #(parameter width = 28,parameter cnt = 50_000_000)(input clk_50MHZ,input rst_n ,output clk_out);reg [width-1:0] cnt_p;reg cnt_n;reg clk_p;reg clk_n;//上升沿计数器，实现0-49_999_999计数always@(posedge clk_50MHZ or negedge rst_n)beginif(!rst_n)cnt_p <= 1'b0;else if(cnt_p == (cnt-1))cnt_p <= 1'b0;elsecnt_p <= cnt_p + 1'b1;end//上升沿触发时钟分频，实现1HZ时钟输出always@(posedge clk_50MHZ or negedge rst_n)beginif(!rst_n)clk_p<=1'b0;else if(cnt_p<(cnt>>1))clk_p<=1'b0;elseclk_p<=1'b1;endalways@(negedge clk_50MHZ or negedge rst_n)beginif(!rst_n)cnt_n <= 1'b0;else if(cnt_n == (cnt-1))cnt_n <= 1'b0;elsecnt_n <= cnt_n + 1'b1;endalways@(negedge clk_50MHZ or negedge rst_n)beginif(!rst_n)clk_n<=1'b0;else if(cnt_n<(cnt>>1))clk_n<=1'b0;elseclk_n<=1'b1;endwire clk1=clk_50MHZ; //当分频系数为1时，输出时钟wire clk2=clk_p; //当分频系数为偶数时，输出等于clk_pwire clk3=clk_p&clk_n;//当分频系数为奇数时，输出等于clk_p&clk_n assign clk_out=(cnt==1)?clk1:(cnt[0]? clk2:clk3);endmodule4.时分秒仿真testbench⽂件`timescale 100ps / 1ps////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 22:18:22 02/25/2020// Design Name: clock_cnt// Module Name: C:/mydesign/dybamic_seg1/clk_tb.v// Project Name: dybamic_seg// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: clock_cnt//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////module clk_tb;// Inputsreg clk_50MHZ;reg rst_n;// Outputswire [23:0] data;// Instantiate the Unit Under Test (UUT)clock_cnt uut (.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.data(data));initial begin// Initialize Inputsclk_50MHZ = 0;rst_n = 0;// Wait 100 ns for global reset to finish#10;rst_n = 1;#10;// Add stimulus hereendalways #1 clk_50MHZ=~clk_50MHZ;endmodule5.显⽰模块仿真testbench⽂件`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 15:11:16 02/26/2020// Design Name: dynamc_seg_top// Module Name: C:/mydesign/dybamic_seg1/dy_segtb.v// Project Name: dybamic_seg// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: dynamc_seg_top //// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////module dy_segtb;// Inputsreg clk_50MHZ;reg rst_n;// Outputswire [7:0] seg_sel;wire [7:0] seg_data;// Instantiate the Unit Under Test (UUT)dynamc_seg_top uut (.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.seg_sel(seg_sel),.seg_data(seg_data));initial begin// Initialize Inputsclk_50MHZ = 0;rst_n = 0;// Wait 100 ns for global reset to finish#10;rst_n = 1;#10;// Add stimulus hereendalways #1 clk_50MHZ=~clk_50MHZ;endmodule。

EDA大作业 课程设计 简易计算器

EDA大作业 课程设计 简易计算器

在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统的设计。

本次实验我完成的内容是简单计算器的设计，下面我简单的进行一下原理的阐述。

设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出的计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、 *、/ 四种运算，其中除法的结果显示分为商和余数两部分，分别用两位数码管显示。

为了完成要求的效果显示，我先设计了一个简单的四则运算器，为了使其结果能清楚的看到，所以计算器模块和一个7段数码管模块连接。

实验要求，输入分别用两位数码管显示，输出用四位数码管显示，所以用一个3—8译码器和数码管连接，通过开关控制，形成动态显示。

从左向右，依次是第一位数码管显示a的高四位，第二位数码管显示a的低四位；第三位数码管显示b的高四位，第四位数码管显示b的低四位；第五位数码管到第八位数码管显示输出的结果。

通过改变时钟，使其看起来像同时显示在数码管上。

设计流程如下图，分别用两个数码管表示八位二进制数，用一个case 语句表示输入数值采用哪种运算方式，分别用00，01，10，11表示加，减，乘，除。

用3—8译码器选择从哪个数码管输出。

硬件流程图输出结果 A. B 的显示软件流程图LED 灯接线部分显示：中心控制 复位编码 数码管输出输入A 输入B 运算选择C 输出out L E D 8 L E D 7 L E D 6 L E D 5 L E D 4 L E D 3 L E D 2 L E D 1第三章程序简单计算器的程序如下：module jsq9(a,b,c,Dout,count,clk,rst);input[7:0]a,b;input clk,rst;input[1:0]c;output[6:0]Dout;output [2:0]count;reg[6:0]Dout;reg[2:0]count;reg[15:0]out;reg[6:0] LED7S1,LED7S2,LED7S3,LED7S4, LED7S5,LED7S6,LED7S7,LED7S8; DECL7S u1(.A(a[7:4]) , .LED7S(LED7S1));DECL7S u2(.A(a[3:0]) , .LED7S(LED7S2));DECL7S u3(.A(b[7:4]) , .LED7S(LED7S3));DECL7S u4(.A(b[3:0]) , .LED7S(LED7S4));DECL7S u5(.A(out[15:12]) , .LED7S(LED7S5));DECL7S u6(.A(out[11:8]) , .LED7S(LED7S6));DECL7S u7(.A(out[7:4]) , .LED7S(LED7S7));DECL7S u8(.A(out[3:0]) , .LED7S(LED7S8));reg[7:0]out1,out2;always@(a,b,c,Dout,count,clk,rst)case(c)2'b00:out=a+b;2'b01:out=a-b;2'b10:out=a*b;2'b11:beginout1=a/b;out2=a%b;out={out1,out2};enddefault:;endcasealways@(posedge clk or negedge rst)beginif(!rst)count<=3'b000;else if(count==3'b111)count<=3'b000;elsecount<=count+3'b001;endalways@(posedge clk)begincase(count)3'b000: Dout<=LED7S1;3'b001:Dout<=LED7S2;3'b010:Dout<=LED7S3;3'b011:Dout<=LED7S4;3'b100: Dout<=LED7S5;3'b101:Dout<=LED7S6;3'b110:Dout<=LED7S7;3'b111:Dout<=LED7S8;endcaseendendmodulemodule DECL7S (A, LED7S);input [3:0] A;output [6:0] LED7S;reg [6:0] LED7S;always @(A)begincase(A)4'b0000 : LED7S<=7'b0111111; 4'b0001: LED7S <= 7'b0000110 ; 4'b0010: LED7S <= 7'b1011011; 4'b0011: LED7S <= 7'b1001111; 4'b0100: LED7S <= 7'b1100110 ; 4'b0101: LED7S <= 7'b1101101; 4'b0110: LED7S <= 7'b1111101 ; 4'b0111: LED7S <= 7'b0000111 ; 4'b1000: LED7S <= 7'b1111111 ; 4'b1001: LED7S <= 7'b1101111 ; 4'b1010: LED7S <= 7'b1110111 ; 4'b1011: LED7S <= 7'b1111100 ; 4'b1100: LED7S <= 7'b0111001 ;4'b1101: LED7S <= 7'b1011110 ; 4'b1110: LED7S <= 7'b1111001 ; 4'b1111: LED7S <= 7'b1110001 ; endcaseendendmodule第四章模块连接在本程序中，共由三个模块组成，第一个模块是一个四选一多路器其仿真图为：第二个模块是7段数码管显示程序如下module DECL7S (A, LED7S);input [3:0] A;output [6:0] LED7S;reg [6:0] LED7S;always @(A)begincase(A)4'b0000 : LED7S<=7'b0111111;4'b0001: LED7S <= 7'b0000110 ;4'b0010: LED7S <= 7'b1011011;4'b0011: LED7S <= 7'b1001111;4'b0100: LED7S <= 7'b1100110 ;4'b0101: LED7S <= 7'b1101101;4'b0110: LED7S <= 7'b1111101 ;4'b0111: LED7S <= 7'b0000111 ;4'b1000: LED7S <= 7'b1111111 ;4'b1001: LED7S <= 7'b1101111 ;4'b1010: LED7S <= 7'b1110111 ;4'b1011: LED7S <= 7'b1111100 ;4'b1100: LED7S <= 7'b0111001 ;4'b1101: LED7S <= 7'b1011110 ;4'b1110: LED7S <= 7'b1111001 ;4'b1111: LED7S <= 7'b1110001 ;endcaseendendmodule仿真图如下：把这个两个模块用一个3—8译码器进行连接，使其达到实验的要求。