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数字电子技术基础课后答案全解第3章逻辑代数及逻辑门【3-1】填空1、与模拟信号相比，数字信号的特点是它的离散性。
一个数字信号只有两种取值分别表示为0和12、布尔代数中有三种最基本运算：与、或和非，在此基础上又派生出五种基本运算，分别为与非、或非、异或、同或和与或非。
3、与运算的法则可概述为：有“0”出0，全“1”出1；类似地或运算的法则为有”1”出”1”，全”0”出”0”4、摩根定理表示为：AB=AB；AB=AB。
5、函数表达式Y=ABCD，则其对偶式为Y=(AB)CD。
6、根据反演规则，若Y=ABCDC，则Y(ABCD)C7、指出下列各式中哪些是四变量ABCD的最小项和最大项。
在最小项后的（）里填入mi，在最大项后的（）里填入Mi，其它填某（i为最小项或最大项的序号）。
(1)A+B+D(某);(2)ABCD(m7);(3)ABC(某)(4)AB(C+D)(某);(5)ABCD(M9);(6)A+B+CD(某);8、函数式F=AB+BC+CD写成最小项之和的形式结果应为成最大项之积的形式结果应为m(3,6,7,11,12,13,14,15),写M(0,1,2,4,5,8,9,10)9、对逻辑运算判断下述说法是否正确，正确者在其后（）内打对号，反之打某。
（1）若某+Y=某+Z，则Y=Z；(某)（2）若某Y=某Z，则Y=Z；(某)（3）若某Y=某Z，则Y=Z；(√)【3-2】用代数法化简下列各式(1)F1=ABCAB1(2)F2=ABCDABDACDAD(3)F3ACABCACDCD(4)F4ABC(ABC)(ABC)ACD【3-3】用卡诺图化简下列各式ABC(1)F1BCABABC(2)F2ABBCBCABCAB(3)F3ACACBCBC(4)F4ABCABDACDCDABCACDABACBCAD第1页/共46页或ABACBC(5)F5ABCACABD(6)F6ABCDABCADABCABACBDABCCD(7)F7ACABBCDBDABDABCD(8)F8ACACBDBDABDBDABCDABCDABCDABCD(9)F9A(CD)BCDACDABCDCDCD(10)F10=F10ACABBCDBECDECABACBDEC【3-4】用卡诺图化简下列各式(1)P1(A,B,C)=m(0,1,2,5,6,7)ABACBCm(0,1,2,3,4,6,7,8,9,10,11,14)ACADBCDABBC ADBD(2)P2(A,B,C,D)=(3)P3(A,B,C,D)=m(0,1,,4,6,8,9,10,12,13,14,15)(4)P4(A,B,C,D)=M1M7ABCBCD【3-5】用卡诺图化简下列带有约束条件的逻辑函数（1）P1A,B,C,Dm(3,6,8,9,11,12)d(0,1,2,13,14,15)ACBDBCD(或ACD)(2)P2(A,B,C,D)=m(0,2,3,4,5,6,11,12)(8,9,10,13,14,15)dBCBCD(3)P3=ACDABCDABCDADACDBCD(或ABD)AB+AC=0(4)P4=ABCDABCDAB（ABCD为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为1）【3-6】已知:Y1=ABACBDY2=ABCDACDBCDBC用卡诺图分别求出Y1Y2，Y1Y2，Y1Y2。
《数字电子技术基础教程》习题与参考答案（2010．1）第1章习题与参考答案【题1-1】将下列十进制数转换为二进制数、八进制数、十六进制数。
（1）25；（2）43；（3）56；（4）78解：（1）25=（11001）2=（31）8=（19）16（2）43=（101011）2=（53）8=（2B）16（3）56=（111000）2=（70）8=（38）16（4）（1001110）2、（116）8、（4E）16【题1-2】将下列二进制数转换为十进制数。
（1）10110001；（2）10101010；（3）11110001；（4）10001000 解：（1）10110001=177（2）10101010=170（3）11110001=241（4）10001000=136【题1-3】将下列十六进制数转换为十进制数。
（1）FF；（2）3FF；（3）AB；（4）13FF解：（1）（FF）16=255（2）（3FF）16=1023（3）（AB）16=171（4）（13FF）16=5119【题1-4】将下列十六进制数转换为二进制数。
（1）11；（2）9C；（3）B1；（4）AF解：（1）（11）16=（00010001）2（2）（9C）16=（10011100）2（3）（B1）16=（1011 0001）2（4）（AF）16=（10101111）2【题1-5】将下列二进制数转换为十进制数。
（1）1110.01；（2）1010.11；（3）1100.101；（4）1001.0101 解：（1）（1110.01）2=14.25（2）（1010.11）2=10.75（3）（1001.0101）2=9.3125【题1-6】将下列十进制数转换为二进制数。
（1）20.7；（2）10.2；（3）5.8；（4）101.71解：（1）20.7=（10100.1011）2（2）10.2=（1010.0011）2（3）5.8=（101.1100）2（4）101.71=（1100101.1011）2【题1-7】写出下列二进制数的反码与补码（最高位为符号位）。
《数字电路与逻辑设计》作业教材：《数字电子技术基础》（高等教育出版社，第2版，2012年第7次印刷）第一章：自测题：一、1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路5、各位权系数之和，1799、01100101，01100101，01100110；11100101，10011010，10011011二、1、×8、√10、×三、1、A4、B练习题：、解：(1) 十六进制转二进制： 4 5 C0100 0101 1100二进制转八进制：010 001 011 1002 13 4十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10(2) 十六进制转二进制： 6 D E . C 80110 1101 1110 . 1100 1000 二进制转八进制：011 011 011 110 . 110 010 0003 3 3 6 . 6 2十六进制转十进制：()16=6*162+13*161+14*160+13*16-1+8*16-2=()10所以：()16=()2=()8=()10(3) 十六进制转二进制：8 F E . F D1000 1111 1110. 1111 1101二进制转八进制：100 011 111 110 . 111 111 0104 3 7 6 . 7 7 2十六进制转十进制：(8FE.FD)16=8*162+15*161+14*160+15*16-1+13*16-2=(2302.98828125)10 (4) 十六进制转二进制：7 9 E . F D0111 1001 1110 . 1111 1101二进制转八进制：011 110 011 110 . 111 111 0103 6 3 6 . 7 7 2十六进制转十进制：(79E.FD)16=7*162+9*161+14*160+15*16-1+13*16-2=(1950. 98828125)10 所以：()16.11111101)2=(363)8=(1950.98828125)10、解：(74)10 =(0111 0100)8421BCD=(1010 0111)余3BCD(45.36)10 =(0100 0101.0011 0110)8421BCD=(0111 1000.0110 1001 )余3BCD(136.45)10 =(0001 0011 0110.0100 0101)8421BCD=(0100 0110 1001.0111 1000 )余3BCD (374.51)10 =(0011 0111 0100.0101 0001)8421BCD=(0110 1010 0111.1000 0100)余3BCD、解（1）(+35)=(0 100011)原= (0 100011)补（2）(+56 )=(0 111000)原= (0 111000)补（3）(-26)=(1 11010)原= (1 11101)补（4）(-67)=(1 1000011)原= (1 1000110)补第二章：自测题：一、1、与运算、或运算、非运算3、代入规则、反演规则、对偶规则二、2、×4、×三、1、B3、D5、C练习题：2.2：（4）解：（8）解：2.3：（2）证明：左边=右式所以等式成立（4）证明：左边=右边=左边=右边，所以等式成立（1）（3）2.6：（1）2.7：（1）卡诺图如下：BCA00 01 11 100 1 11 1 1 1所以，2.8：（2）画卡诺图如下：BC A 0001 11 100 1 1 0 11 1 1 1 12.9：如下：CDAB00 01 11 1000 1 1 1 101 1 111 ×××10 1 ××2.10：（3）解：化简最小项式：最大项式：2.13：（3）技能题：2.16 解：设三种不同火灾探测器分别为A、B、C，有信号时值为1，无信号时为0，根据题意，画卡诺图如下：BC00 01 11 10A0 0 0 1 01 0 1 1 1第三章：自测题：一、1、饱和，截止7、接高电平，和有用输入端并接，悬空；二、1、√8、√；三、1、A4、D练习题：、解：(a)Ω，开门电阻3kΩ，R>R on，相当于接入高电平1，所以(e) 因为接地电阻510ΩkΩ，R<R off，相当于接入高电平0，所以、、解：(a)(c)(f)、解： (a)、解：输出高电平时，带负载的个数2020400===IH OH OH I I N G 可带20个同类反相器输出低电平时，带负载的个数78.1745.08===IL OL OL I I NG反相器可带17个同类反相器EN=1时，EN=0时，根据题意，设A为具有否决权的股东，其余两位股东为B、C，画卡诺图如下，BC00 01 11 10A0 0 0 0 01 0 1 1 1则表达结果Y的表达式为：逻辑电路如下：技能题：：解：根据题意，A、B、C、D变量的卡诺图如下：CD00 01 11 10AB00 0 0 0 001 0 0 0 0 11 0 1 1 1 10 0 0 0 0电路图如下：第四章：自测题：一、2、输入信号，优先级别最高的输入信号7、用以比较两组二进制数的大小或相等的电路，A>B 二、 3、√ 4、√ 三、 5、A 7、C练习题：4.1；解：(a)，所以电路为与门。
第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。
PLD的基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。
输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。
输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。
第七章D/A 和A/D 转换器7.1填空1、8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为40mV 。
若输入为10001000，则输出电压为5.32V 。
2、A/D转换的一般步骤包括采样、保持、量化和编码。
3、已知被转换信号的上限频率为10kH Z，则A/D转换器的采样频率应高于20kH Z。
完成一次转换所用时间应小于50μs。
4、衡量A/D转换器性能的两个主要指标是精度和速度。
5、就逐次逼近型和双积分型两种A/D转换器而言，双积分型抗干扰能力强；逐次逼近型转换速度快。
7.2CPU O-0.625V-1.25V-1.875V-2.5V7.32R 2R 2R 2R2R R R R 2R Q0 Q1 Q2 Q33RRRU O&-+-+CP ui+ -四位二进制计数器RdV AG首先将二进制计数器清零，使U o=0。
加上输入信号（U i>0)，比较器A输出高电平，打开与门G，计数器开始计数，U o增加。
同时U i亦增加，若U i>U o，继续计数，反之停止计数。
但只要U o未达到输入信号的峰值，就会增加，只有当U o=U imax 时，才会永远关闭门G，使之得以保持。
7.41、若被检测电压U I(max)=2V，要求能分辨的最小电压为0.1mV,则二进制计数器的容量应大于20000；需用15位二进制计数器2、若时钟频率f CP=200kH Z，则采样时间T1=215×5μs=163.8ms3、TRC2V5V1⨯=RC=409.5ms7.5 1、完成一次转换需要36μs2、A/D转换器的输出为0100111118。
第七章 时序逻辑电路1.电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。
图P7.1 解：（1）写出各级的W .Z 。
D 1=21Q Q ，D 2=Q 1，Z=Q 2CP( 2 ) 列分析表( 3 ) 状态转换表（4）状态转换图和波形图。
图7.A1本电路是同步模3计数器。
2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示。
若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发）。
Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1CPCP X Q 1 0Q 2 0 Z CP Q 1 0 Q 1 0Z ( b ) Q 2 Q 1 /Z( a )011解：由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。
( a )( b )解：（1）写W .Z 列分析表J K( 2 )CPX图P7.3CPX Q 1 0 Q 1 0 Z图P7.A2（3）作出输出波形图：1 根据状态转换表，作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。
4.。
X ：Z ：0 0 0 0 0 0 0 0 0 0 1 1 0 0 … 解：（1）建立原始的状态转换图和状态转换表 设：A --- 输入“0”以后的状态。
CHAPTER 7P7.1. Assume that all nodes start at 0V. The first row outputs will be at DD T V V -. Since thesenodes are also the gate nodes of the second row of transistors, their source nodes will be at 2DD T V V -. Likewise, the last row of transistors have voltages of 3DD T V V -. However, this value is below 0V so we leave them at 0V.1.2V1.2V0.73V 0.73V 0.73V0.33V0.33V0.33V0V0V0VP7.2. (a)(b)(c)(d)P7.3. (a) First calculate V Q .()01.80.51.15Q DD T DD T V V V V V Vγ=-=-+=--=Since this is slightly below 1.3V (voltage at which the PMOS turns on), we assume that the PMOS is slightly on. Since the PMOS’s V GS is quite low (because Q is high) and its V DS is quite high (because Q is low), the transistor is very likely in saturation. Similarly for the NMOS, because its V GS is high and its V DS is low, it’s likely in the linear region. Equating the two currents:()()()()()()()()22,,222211DSNDSN CN NQ Q CN NSDP sat DSN linV N N OX GSN T DSN P sat OX GSP T V GSP T CP PN V N N OX Q T Q P sat OX DD Q T V DD Q T CP PE L N I I W C V V V W v C V V V V E L L W C V V V W v C V V V V V V E L L μμ=---=-++----=--++For simplicity we shall assume that 11Q CN NV E L +≈ and220QV ≈.()()()2N N OX Q T QP sat OX DD Q T DD Q T CP P NW C V V V W v C V V V V V V E L L μ---≈--+Solve to produce:0.0080V Q V ≈When the CLK goes low, the intermediate output suffers from clock feedthough. To calculate the effects of clock feedthrough, let us first compute the capacitances involved. The capacitance from the clock signal to Q is:(.2/)(.2)0.0.4fF GS OL C C fF um um ===The capacitance from the Q to ground is:()()()(),310.2320.2 1.4fF Q DN IN inv d g C C C C W C W =+=+=+=The capacitive feedthrough equation is:()210.04 1.80.05V 0.04 1.41.150.05 1.1VGS CLK Q GS Q Q Q Q C V V C C V V V -∆∆===-++=+∆=-=To get the new value of Q V , first determine the determine the regions of operation of the transistors in the inverter by calculating V S . Then, once again, use the currentequations to determine Q V .Since the new voltage of V Q is still greater than the switching voltage, the transistors are in the same regions:()()()()()()2000460.4100.2810P N sat OX DD Q T Q N N OX Q T DD Q T CP P OXW L v C V V V V W C V V V V V E L C μ---≈---+⨯⨯≈()()()21.8 1.10.50.2270OX C --()()0.016V1.10.5 1.8 1.10.5 4.8≈---+(b) In this case 1.8Q DD V V V == and 0Q V =. Clock feedthrough has no effect since the transmission gate CLK signals cancel each other out.()()()()()()()(),3151515315(23)312.5102100.2110(2)0.23(210)(0.2)312.5101100.2257.532.5pass pass inv d inv eqn g eff g eqn d t R C R C R C W C W C W R C Wps ps ps----=+=+++⎡⎤=⨯⨯+⨯+⨯+⎣⎦⨯⨯=+=P7.4.a. Out A BC =+BBOutb. Out AB BC C =++Outc. ()Out A B C AB ABC AB =+++=+BBOutd. ()()1Out A B C AB ABC AB AB C AB A B =+++=+=+==+OutP7.5.a. ()Out A B C =+b. ()()Out A B C D E =+++ P7.6.a. Out A BC =+c bclkclkV DDb. Out AB BCC =++a bclkclkV DDc.()Out A B C AB ABC AB =+++=+V DDd.()()()Out A B C AB A B C A B AB=+++=+++=+aclkclkV DDP7.7.Assuming that one of the transistors in each transmission gate is being driven by a min-sized inverter:a.()()()()122333passinvRC R R RLERC R R+====b.()()()()()()()()313133313133AAinvCCinvRRC RLERC R RRRC RLERC R R========()()()()339333BBinvRRC RLERC R R====P7.8.a. Out A sel B sel =⋅+⋅b.R inv 6.25k ΩC inv,diff 1.2fF C pass,gate 0.8fF C pass,diff0.8fFR pass 6.25k ΩCpass,diff0.8fFCpass,gate0.8fFfC inv,gate2.4f fFCpass,diff0.8fFc. ()()(),,,,,,2A C inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff t R C C C R R fC C C -=++++++ d. (),,inv inv LOADC out inv diff LOAD inv inv diffR R C t fC C R C f f-=+=+ e.()()()()(),,,,,,,,220inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff inv LOADinv inv diff inv LOAD inv pass inv gate t R C C C R R fC C C R C R C fR C dtR R C df f f =++++++++=+-===3.2=P7.9. In both of these cases, the logical effort is the same due to the fact that the longest pathfrom output to ground is three transistors long. Assume that the CLK arrives ahead of the signals. Then,12()26663R R LE R λλ+== P7.10. We will use 0.18um technology and the node names below:W=4W=4OutFor the two inverter inputs:()()()3230.2 1.2fF inv g C C W ===For the pass gate inputs:()0.4fF pass g C C W ==At node x:()(3)(2) 1.4x eff eff g C C W C W C W fF =++=At node y:()2((2))(2)2y eff g eff C C W C W C W fF =++=At node Out:()((2))(2) 1.2out eff g eff C C W C W C W fF =++=The shortest path is through the one of the G ND input nodes to the output:()()()()min 212.5 1.4212.5 1.247.5x out t RC RC k fF k fF ps =+=+=The longest path is through one of the inverters to the output.()()()()()()max 2312.5 1.4212.52312.5 1.2112.5sx y out t RC RC RC k fF k fF k fF p =++=++=P7.11. At 0t =: DD F V =0X =?Y =.When the a goes high the first time, the voltage at X would be computed using the charge-sharing formula:()101.21V 210F DDX X F C V V C C ===++But because the maximum allowable voltage at node x is 0.734V, set 0.734V X V = Then recomputed V F :()()()()10 1.220.734 1.05V 10F DD X X F F C V C V V C --===When Phi goes down, F DD V V = and V X and V Y remains the same. The next time the Phi goes up, all the internal nodes are 0. When Phi goes down, F DD V V = and V X and V Y remains at 0. P7.12.P7.13.a. The input settings that give you the worst-case charge sharing are any of 1a c e === and both of 0b d ==. Essentially, what you are doing it trying to create the greatest amount of parasitic capacitances without creating a path to G ND .b. Assuming that transistors share nodes to reduce capacitance.()()()()()()()12*11125(3)(5) 5.2fF 333190.2 1.8fF 5.2 1.8 1.34V 5.2 1.8g d g d C C W C W C W C C W W W C V V C C =++==++=====++ The actual voltage would be larger than this since the internal node cannot rise above V DD -V T .c. This circuit fails if the worse case voltage falls below the switching voltage which can be computed to be V S =0.92V. Therefore, the circuit will operate properly. P7.14. Both of these circuits act as latches. When EN is on, there is a path from the output toeither V DD or G ND . The first latch is better than the second because the second latch suffers from charge sharing. When EN is off, there is no path from the output to either of the sources, if IN is switching it is possible for whatever charge that is held on OUT to be shared with the internal nodes between the two NMOS’s or the two PMOS’s. Therefore, the second one is not as good as the first one. P7.15.a.OUT OL X DD TV V V V V ==-b. First, let ’s find the required change in voltage:()()2OUT DD OLX DD T DD T TV V V V V V V V V ∆=-∆=+--=Now, let’s set up the clock feedthrough equation and solve for C b :22b OUT X b XX X T Xb OUT X DD OL TC V V C C V C V C C V V V V V ∆∆=+∆==∆-∆--。
数字电子技术第7章习题答案
1. 什么是逻辑门？
答：逻辑门是数字电路中的基本组件，用于对输入进行逻辑运算并产生输出。
2. 列举几种常见的逻辑门。
答：与门、或门、非门、异或门、与非门、或非门等。
3. 什么是真值表？
答：真值表是一种用来展示逻辑函数输入与输出关系的表格，其中列出了所有可能的输入和对应的输出。
4. 什么是逻辑电路？
答：逻辑电路是指由逻辑门组成的电路，用于对输入进行逻辑运算并产生输出。
5. 什么是卡诺图？
答：卡诺图是一种用于最小化逻辑函数的图形化工具，通过将函数的真值表转化为图形，可快速找到最小化的逻辑表达式。
6. 什么是多路复用器？
答：多路复用器是一种数字电路，可以选择不同的输入并将其发送到一个输出线上。
7. 什么是解码器？
答：解码器是一种数字电路，用于将二进制数字输入转换为对应的输出，通常用于驱动其他数字电路中的寄存器、计数器等。
8. 什么是编码器？
答：编码器是一种数字电路，用于将多个输入端连接到一个二进制数字输出端，也可以实现将多个开关等输入转换为一个数字信号输出。
9. 什么是计数器？
答：计数器是一种数字电路，可用于记录电路所经过的时间或事件数量，通常用于计时器、频率计等应用。
10. 什么是触发器？
答：触发器是一种数字电路，可用于存储和控制数字信号，通常用于存储器、寄存器等应用。
第一章 数字逻辑基础1-1. 将下列的二进制数转换成十进制数（1）、1011，（2）、10101，（3）、11111，（4）、1000011-2. 将下列的十进制数转换成二进制数（1）、8，（2）、27，（3）、31，（4）、1001-3. 完成下列的数制转换（1）、（255）10=（ ）2=（ ）16=（ ）8421BCD（2）、（11010）2=（ ）16=（ ）10=（ ）8421BCD（3）、（3FF ）16=（ ）2=（ ）10=（ ）8421BCD（4）、（1000 0011 0111）8421BCD =（）10=（）2=（）161-4. 完成下列二进制的算术运算（1）、1011+111，（2）、1000-11，（3）、1101×101，（4）、1100÷100 1-5. 设：AB Y 1=，B A Y 1+=，B A Y 1⊕=。
已知A 、B 的波形如图题1-5所示。
试画出Y 1、Y 2、Y 3对应A 、B 的波形。
图题1-51-6选择题1．以下代码中为无权码的为 。
A . 8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码2．以下代码中为恒权码的为 。
A .8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码3．一位十六进制数可以用 位二进制数来表示。
A . １B . ２C . ４D . 164．十进制数25用8421BCD码表示为。
A.10 101B.0010 0101C.100101D.101015．在一个8位的存储单元中，能够存储的最大无符号整数是。
A.（256）10B.（127）10C.（FF）16D.（255）106．与十进制数（53.5）10等值的数或代码为。
A.(0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．矩形脉冲信号的参数有。
A.周期B.占空比C.脉宽D.扫描期8．与八进制数(47.3)8等值的数为：A. (100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)29. 常用的BCD码有。
题7.1.1 可编程阵列逻辑（PAL）由、和组成。
答：输入缓冲器、与阵列、或阵列输出题7.1.2 通用阵列逻辑（GAL）由、和组成。
答：输入缓冲器、与阵列、或阵列输出逻辑宏单元题7.1.3 可编程阵列逻辑（PAL）可组成种典型的输出组态。
（A）2 （B）3 （C）4 （D）5答：C题7.1.4 通用阵列逻辑（GAL）的输出逻辑宏单元可组成种典型的输出组态。
（A）2 （B）3 （C）4 （D）5答：D题7.1.5 在系统编程器件（isp）和早期的EEPROM在编程方面，前者脱离了束缚。
（A）软件平台（B）编程器（C）电源（D）刷新电路答：B题7.1.6 单片通用阵列逻辑（GAL）的输出逻辑宏单元编程为寄存器组态时，只能应用在场合。
（A）同步时序电路（B）异步时序电路（C）复位电路（D）移位寄存器答：A、D题7.2.1 在系统可编程逻辑器件采用编程单元。
（A）E2CMOS （B）熔丝（C）SRAM （D）隧道型浮栅单元答：A题7.2.2 EPM7000S系列提供的共享乘积项有和。
（A）共享扩展（B）并联扩展（C）串联扩展（D）缓冲扩展答A、B题7.2.3 输入输出单元即可以编程为输入或输出，还可以编程为。
答：双向题7.2.4 编程I/O控制块输出缓冲器的输出电压摆率，可提供较高的。
（A）克服毛刺（B）并联扩展（C）转换速度（D）减低功耗答：C题7.2.5 ispLSI1000系列的ORP可提供GLB到IOC的信号。
（A）输入（B）中间（C）输出（D）时钟答：C题7.2.6 CPLD具有较高的性能，并具有如下特点。
（A）单片多系统（B）异步时序电路（C）动态刷新（D）丰富的查找表8081题7.3.1 现场可编程门阵列（FPGA ）静态时无 ，称之为 。
(A) 功耗 (B) 电流(C) 零功耗器件 (D) 有源器件答：A 、C题7.3.2 CPLD 的信号通路固定，系统速度可以 。
FPGA 的内连线是分布在逻辑单元周围，而且编程的种类和编程点很多，使布线相当灵活，但在系统速度方面低于 。
第7章脉冲波形的产生和整形电路一、选择题1．为了提高多谐振荡器频率的稳定性，最有效的方法是（）。
A．提高电容、电阻的精度B．提高电源的稳定度C．采用石英晶体振荡器C．保持环境温度不变【答案】C【解析】石英晶体多谐振荡器的振荡频率取决于石英晶体的固有谐振频率，而与外接电阻、电容无关，具有极高的频率稳定性。
2．已知时钟脉冲频率为f cp，欲得到频率为0.2f cp的矩形波应采用（）A．五进制计数器B．五位二进制计数器C．单稳态触发器C．多谐振荡器【答案】A【解析】频率变为原来的五分之一，是五分频，只需要每五次脉冲进一位即可实现。
3．在图7-1用555定时器组成的施密特触发电路中，它的回差电压等于（）A．5VB．2VC．4VD．3V图7-1【答案】B【解析】555组成的施密特触发器中，当不接外接电压时，得到电路的回差电压为2V CC/3－V cc/3＝V cc/3；5脚为外部参考电压输入V CO，如果参考电压由外接的电压V CO供给，这时V T＋＝V CO；V T－＝V CO/2，回差电压为V CO/2＝4V/2＝2V，可以通过改变V CO值可以调节回差电压的大小。
4．电路如下图7-2（图中为上升沿JK触发器），触发器当前状态Q3Q2Q1为“100”，请问在时钟作用下，触发器下一状态（Q3Q2Q1）为（）。
图7-2A．“101”B．“100”C．“011”D．“000”【答案】C【解析】JK触发器特征方程为Q n＋1＝JQ＿n＋K＿Q n，由图7-2可得，三个触发器的驱动方程均为J＝K＝1，即特性方程均为Q n＋1＝Q＿n，Q1的时钟是CP，Q2的时钟是Q1，Q3的时钟是Q2，当前Q3Q2Q1的状态是100，由于触发器在上升沿被触发，CP上升沿Q1状态被触发，变为1；同时触发了Q2，Q2变为1；同理Q3为0。
5．多谐振荡器可产生的波形是（）A．正弦波B．矩形脉冲C．三角波D．锯齿波【答案】B【解析】“多谐”指矩形波中除了基波成分外，还含有丰富的高次谐波成分。
数电第七章答案7.2解：激励⽅程：211Q Q D ?'=，X Q D +'=22输出⽅程：21'?=Q Q Z 激励/转移表如下：21Q QX0 100 01 10 11 01 10 01 0001 11 01 01)21(21''Q Q D D状态输出表如下：S X Z 0 1A B C DB BCD B B A B0 0 1 0S '⼆者不是对偶关系，因为保存状态的触发器并没有对偶变换，对偶的概念并不适合于状态表。
7.4解：激励⽅程：激励/转移表为：采⽤题中要求的转态命名，状态表为：7.5解：由图形可知1Q ＝X'3*2*Q Y X Q += '3''*3**Q X Y X Q += 激励/转移表、状态/输出表如下：0 0 0 110 110 011 011 A G G D D 0 0 1 110 110 011 011 B G G D D 0 1 0 110 110 011 011 C G G D D 0 1 1 110 110 011 011 D G G D D 1 0 0 000 100 001 011 E A E B D 1 0 1 000 100 001 011 F A EB D 1 1 0 000 100 001 011 G A E B D 1 1 1 100 100 001 011 H A E B D7.6解：由图⾏可知激励⽅程：1''1*1**Q Y Q Y Q +=2'1''21''2*)**(***Q Q Y X Q Q Y X Q += '2'*Q X Z =激励/转移表、状态/输出表如下：0 0 00,1 01,1 00,0 01,0 A A,1 B,1 A,0 B,0 0 1 01,1 10,1 01,0 00,0 B B,1 C,1 B,0 A,0 1 0 10,0 11,0 10,0 11,0 C C,0 D,0 C,0 D,0 1 1 11,0 00,0 11,0 10,0 D D,0 A,0 D,0 C,07.7 This can be algebraically.If all of the input combinations are covered,the logical sum of the expressions on all the transitions leaving state must be 1.If the sum is not 1,it is 0 for all input combinations that are uncovered.For double-covered input combinations,we look at all possible pairs of transitions leaving a state.The product of a pair of transition equations is 1 for any double-covered input combinations.这部分可以由代数来完成，如果所有的输⼊组合被覆盖，在所有的转换过程中其余的状态的表达式的逻辑和必须为1。
第1章作业1.1为了将600份文件顺序编码，如果采用二进制代码，最少需要用几位？如果改用八进制或十六进制代码，则最少各需要用几位？答：二进制代码最少需要10位，八进制最少需要4位，十六进制最少3位.1.4将下列二进制数转换为等值的十进制数。
（1）（101.011）2 ；（3）（1111.1111）2。
答：1、5.375 ; 3、15.93751.5将下列二进制数转换为等值的八进制数和十六进制数。
（2）（1001.1101）2；（4）（101100.110011）2。
答：2、11.64, 9 ; 4、54.63, 261.6将下列十六进制数转换为等值的二进制数。
（1）（8.C）16；（3）（8F.FF）16。
答：1、（10001100）2 ；3、（10001111.11111111）21.9将下列十进制数转换为等值的二进制数和十六进制数。
要求二进制数保留小数点以后4位有效数字。
（2）（188.875）10；（4）（174.06）10。
答：2、10111100.111 B=BC.EH ；4、10101110.0001 B=AE.1H1.14用二进制补码运算计算下列各式。
式中的4位二进制数是不带符号位的绝对值。
如果和为负数，请求出负数的绝对值。
（提示：所用补码的有效位数应足够表示代数和的最大绝对值。
）（2）1101+1011；（4）1101-1011；（6）1011-1101；（8）-1101-1011。
答: 2、补码取5位有效数字和1位符号位001101+001011=0110004、补码取4位有效数字和1位符号位01101+10101=000106、1011-11018、-1101-1011第2章作业2.4已知逻辑函数的真值表如表P2.4（a）、（b）所示，试写出对应的逻辑函数式。
表P2.4（a ） 表P2.4（b ）2.7写出图P2.7（a ）、（b ）所示电路的输出逻辑函数式。
图P2.72.8已知逻辑函数Y 的波形图如图P2.8所示，试求Y 的真值表和逻辑函数式。
《数字电路与逻辑设计》作业教材：《数字电子技术基础》（高等教育出版社，第2版，2012年第7次印刷）第一章：自测题：一、1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路5、各位权系数之和，1799、01100101，01100101，01100110；11100101，10011010，10011011二、1、×8、√10、×三、1、A4、B练习题：1.3、解：(1)十六进制转二进制：45 C010*********二进制转八进制：010*********2134十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10所以：(45C)16=(10001011100)2=(2134)8=(1116)10(2)十六进制转二进制：6D E.C8011011011110.11001000二进制转八进制：011011011110.1100100003336.62十六进制转十进制：(6DE.C8)16=6*162+13*161+14*160+13*16-1+8*16-2=(1758.78125)10所以：(6DE.C8)16=(011011011110. 11001000)2=(3336.62)8=(1758.78125)10(3)十六进制转二进制：8F E.F D100011111110.11111101二进制转八进制：100011111110.1111110104376.772十六进制转十进制：(8FE.FD)16=8*162+15*161+14*160+15*16-1+13*16-2=(2302.98828125)10所以：(8FE.FD)16=(100011111110.11111101)2=(437 6.772)8=(2302.98828125)10 (4)十六进制转二进制：79E.F D011110011110.11111101二进制转八进制：011110011110.1111110103636.772十六进制转十进制：(79E.FD)16=7*162+9*161+14*160+15*16-1+13*16-2=(1950. 98828125)10所以：(8FE.FD)16=(011110011110.11111101)2=(3636.772)8=(1950.98828125)101.5、解：(74)10 =(0111 0100)8421BCD=(1010 0111)余3BCD(45.36)10 =(0100 0101.0011 0110)8421BCD=(0111 1000.0110 1001 )余3BCD(136.45)10 =(0001 0011 0110.0100 0101)8421BCD=(0100 0110 1001.0111 1000 )余3BCD (374.51)10 =(0011 0111 0100.0101 0001)8421BCD=(0110 1010 0111.1000 0100)余3BCD1.8、解（1）(+35)=(0 100011)原= (0 100011)补（2）(+56 )=(0 111000)原= (0 111000)补（3）(-26)=(1 11010)原= (1 11101)补（4）(-67)=(1 1000011)原= (1 1000110)补第二章：自测题：一、1、与运算、或运算、非运算3、代入规则、反演规则、对偶规则 二、 2、×4、× 三、 1、B 3、D5、C练习题：2.2：（4）解：Y =AB̅+BD +DCE +A D =AB̅+BD +AD +A D +DCE =AB̅+BD +D +DCE =AB̅+D (B +1+CE ) =AB̅+D （8）解：Y =(A +B ̅+C )(D ̅+E ̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅(A +B ̅+C +DE ) =[(A +B ̅+C )̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅+(D ̅+E ̅)̅̅̅̅̅̅̅̅̅̅](A +B ̅+C +DE ) =(ABC +DE )(ABC ̅̅̅̅̅̅+DE ) =DE2.3：（2）证明：左边=A +A (B +C)̅̅̅̅̅̅̅̅̅̅̅̅ =A +A +(B +C)̅̅̅̅̅̅̅̅̅̅ =A +B̅C ̅ =右式所以等式成立（4）证明：左边= (A B +AB̅)⨁C = (A B +AB ̅)C + (A B +AB̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅C = (A BC +AB ̅C )+A B ̅̅̅̅⋅AB̅̅̅̅⋅C =A BC +AB̅C +(A +B ̅)(A +B )C =A BC +AB̅C +(AB +A B ̅)C =A BC +AB̅C +ABC +A B ̅C 右边= ABC +(A +B +C )AB̅̅̅̅⋅BC ̅̅̅̅⋅CA ̅̅̅̅ =ABC +(A +B +C )[(A +B̅)(B ̅+C )(C +A )]=ABC +(A +B +C )(A B̅+A C +B ̅+B ̅C )(C +A ) =ABC +(A +B +C )(A B̅C +A C +B ̅C +A B ̅) =ABC +AB̅C +A BC +A B ̅C 左边=右边，所以等式成立 2.4（1）Y ′=(A +B̅C )(A +BC) 2.5（3）Y ̅=A B ̅̅̅̅(C +D ̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅ C D ̅̅̅̅̅(A +B ̅)̅̅̅̅̅̅̅̅̅̅̅̅̅̅ 2.6：（1）Y =AB +AC +BC=AB (C +C̅)+AC (B +B ̅)+BC (A +A ̅) =ABC +ABC̅+AB ̅C +A ̅BC 2.7：（1）Y =A B̅+B ̅C +AC +B ̅C 卡诺图如下：所以，Y =B2.8：（2）画卡诺图如下：Y(A,B,C)=A +B̅+C2.9：（1）画Y (A,B,C,D )=∑m (0,1,2,3,4,6,8)+∑d(10,11,12,13,14)如下：Y (A,B,C,D )=A B̅+D ̅2.10：（3）解：化简最小项式：Y =AB +(A B +C )(A B̅+C ) =AB +(A B A B̅+A BC +A B ̅C +C C ) =AB (C +C )+A BC +A B̅C =ABC +ABC ̅+A BC +A B ̅C =∑m (0,3,6,7)最大项式：Y =∏M(1,2,4,5)2.13：（3）Y =AB̅+BC +AB ̅C +ABC D ̅ =AB̅(1+C )+BC (1+AD ̅) =AB ̅+BC =AB ̅+BC ̿̿̿̿̿̿̿̿̿̿̿̿ = AB ̅̅̅∙BC ̅̅̅̅̅̅̅̅̅̅̅技能题：2.16 解：设三种不同火灾探测器分别为A 、B 、C ，有信号时值为1，无信号时为0，根据题意，画卡诺图如下：Y =AB +AC +BC =AB +AC +BC ̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ =AB ̅̅̅̅⋅AC̅̅̅̅⋅BC ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ =(A +B ̅)(A +C )(B ̅+C )̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ =A +B ̅̅̅̅̅̅̅̅+A +C ̅̅̅̅̅̅̅̅+B ̅+C̅̅̅̅̅̅̅̅第三章：自测题：一、1、饱和，截止7、接高电平，和有用输入端并接，悬空； 二、 1、√ 8、√； 三、 1、A 4、D练习题：3.2、解：(a)因为接地电阻4.7k Ω，开门电阻3k Ω，R>R on ，相当于接入高电平1，所以Y =A B 1̅̅̅̅̅̅=A +B +0=A +B (e) 因为接地电阻510Ω，关门电0.8k Ω，R<R off ，相当于接入高电平0，所以、 Y =A +B +0̅̅̅̅̅̅̅̅̅̅̅̅̅=A ̅⋅B ̅∙1̅̅̅̅̅̅̅̅̅̅=A +B +0=A +B3.4、解：(a) Y 1=A +B +0̅̅̅̅̅̅̅̅̅̅̅̅̅=A +B ̅̅̅̅̅̅̅(c) Y 3=A +B +1̅̅̅̅̅̅̅̅̅̅̅̅̅=1̅=0(f) Y 6=A ⋅0+B ⋅1̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅=B̅3.7、解：(a) Y 1=A⨁B ⋅C =(A B +AB̅)C =A B C +AB ̅C3.8、解：输出高电平时，带负载的个数2020400===IH OH OH I I N G 可带20个同类反相器输出低电平时，带负载的个数78.1745.08===IL OL OL I I N G 反相器可带17个同类反相器3.12EN=1时，Y 1=A ， Y 2=B̅ EN=0时，Y 1=A̅， Y 2=B3.17根据题意，设A 为具有否决权的股东，其余两位股东为B 、C ，画卡诺图如下，则表达结果Y 的表达式为：Y =AB +AC =AB +AC ̿̿̿̿̿̿̿̿̿̿̿=AB ̅̅̅̅⋅AC̅̅̅̅̅̅̅̅̅逻辑电路如下：技能题：3.20：解：根据题意，A 、B 、C 、D 变量的卡诺图如下：Y =ABC +ABD =ABC +ABD ̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿=ABC̅̅̅̅̅̅⋅ABD ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅电路图如下：第四章：自测题：一、2、输入信号，优先级别最高的输入信号7、用以比较两组二进制数的大小或相等的电路，A>B 二、 3、√ 4、√ 三、 5、A 7、C练习题：4.1；解：(a) Y =A⨁B +B ̅̅̅̅̅̅̅̅̅̅̅̅̅=A B +AB ̅+B ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅=A B +B ̅̅̅̅̅̅̅̅̅̅̅=A +B ̅̅̅̅̅̅̅̅=AB ，所以电路为与门。
第七章 时序逻辑电路1。
电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。
图P7.1 解:（1)写出各级的W.Z 。
D 1=21Q Q ，D 2=Q 1，Z=Q 2CP（ 2 ) 列分析表( 3 ） 状态转换表（4)状态转换图和波形图.图7。
A1 本电路是同步模3计数器。
2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示.若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发)。
Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 CP表P7.1 XQ 2 Q 1 0 1 00 01 10 11 01/1 10/0 10/0 01/1 11/1 10/0 11/0 00/1Q 2n+1 Q 1n+1/ZCP XQ 1 0 Q 2 0 Z 图P7.2 CPQ 1 0 Q 1 0 Z ( b ) Q 2 Q 1 /Z( a )01/0 11/1 10/1 00/0解:由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。
（ a )（ b ）解：（1）写W 。
Z 列分析表J 1 = XQ 2 J 2 = X Z =12Q Q X K 1 = X K 2 =1Q X( 2 ） 作出状态转换表及状态转换图XQ 2 Q 10 1 00 01 10 11 00/1 00/1 00/1 00/1 10/1 11/1 01/111/0 Q 2n+1 Q 1n+1/ZX Q 2 Q 1 J 2 K 2 J 1 K 1 Q 2n+1 Q 1n+1 Z 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 0 11 0 1 1 0 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 0 1 1 0 CP X 图P7.3CP X Q 1 0 Q 1 0Z 图P7.A2 0 /10 /1 0 /1 1/1 1/1 0/1 1/0 1/1图P7.A3 ( a )01 11 1000（3）作出输出波形图：1 根据状态转换表,作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。
