N进制计数器——可变分频器

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19春[天津大学]《数字逻辑》在线作业二(100分答案)

【奥鹏】[天津大学]《数字逻辑》在线作业二试卷总分:100 得分:100第1题,只可进行一次编程的可编程器件有（）A、PALB、GALC、PROMD、A和C正确答案:第2题,时序电路不含有记忆功能的器件A、正确B、错误正确答案:第3题,一位8421BCD码计数器至少需要（）个触发器A、3B、4C、5D、10正确答案:第4题,寄存器取出数据的方式有并行和串行输出两种A、正确B、错误正确答案:第5题,A、AB、BC、CD、D正确答案:第6题,74LS290是同步和异步非二进制计数器A、正确B、错误正确答案:第7题,移位寄存器不但可移位，而且还能对数据进行串并转换A、正确B、错误正确答案:第8题,时序电路不含有记忆功能的器件。

A、正确B、错误正确答案:第9题,欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用（）级触发器A、2B、3C、4D、8正确答案:第10题,要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要（）片A、3B、4C、5D、10正确答案:第11题,双拍工作方式的数码寄存器工作时需清零A、正确B、错误正确答案:第12题,下列逻辑电路中为时序逻辑电路的是（）A、变量译码器B、加法器C、数码寄存器D、数据选择器正确答案:第13题,可重复进行编程的可编程器件有（）A、PALB、ISP-PLDC、PROMD、B和C正确答案:第14题,当时序电路存在无效循环时该电路不能自启动A、正确B、错误正确答案:第15题,N个触发器可以构成能寄存（）位二进制数码的寄存器A、N-1B、NC、N+1D、2N正确答案:第16题,某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要（）时间。

A、10usB、80usC、100usD、800ms正确答案:第17题,寄存器要存放n位二进制数码时，需要2^n个触发器A、正确B、错误正确答案:第18题,穆尔型时序逻辑电路的输出是（）A、只与输入有关B、只与电路当前状态有关C、与输入和电路当前状态均有关D、与输入和电路当前状态均无关正确答案:第19题,要构成5进制计数器，至少需要（）个触发器A、0B、1C、2D、3正确答案:第20题,一位8421BCD码计数器至少需要（）个触发器A、3B、4C、5D、10正确答案:第21题,A、AB、BC、CD、D正确答案:第22题,十进制计数器最高位输出的周期是输入CP脉冲周期的10倍A、正确B、错误正确答案:第23题,8位移位寄存器，串行输入时经（）个脉冲后，8位数码全部移入寄存器中A、1B、2C、4D、8正确答案:第24题,某电视机水平-垂直扫描发生器需要一个分频器将31500HZ的脉冲转换为60HZ的脉冲，欲构成此分频器至少需要（）个触发器。

数字集成电路网络题库

第五章时序逻辑电路S13101B在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。

因此，在电路结构上一般由组合而成。

解：组合逻辑电路，门电路S13101I右图所示的波形是一个(同、异) 进制(加、减)法计数器的波形。

若由触发器组成该计数器，触发器的个数应为，它有个无效状态，分别为和。

解：同，六，加，3，2，110，111S13101N某计数器的状态转换图如图所示，试问该计数器是一个进制法计数器，它有个有效状态，个无效状态，该电路自启动。

若用JK触发器组成，至少要个。

解：七，减，七，1，能，3S13102B在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。

解：组合逻辑电路，时序逻辑电路。

S13102I在同步计数器中，各触发器的CP输入端应接时钟脉冲。

解：同一S13201B有四个触发器的二进制计数器，它的计数状态有( )。

A. 8B. 16C. 256D. 64解：BS13201G当C r=0时，移位寄存器处于状态( )。

A. 保持B. 左移C. 右移D. 清除解：DS13201I下图所示波形是一个进制加法计数器的波形图。

试问它有个无效状态。

A. 二B. 四C. 六D. 八解：C、DS13202B二进制加法计数器，从0 计到十进制数12时，需要个触发器构成，它有个无效状态。

A. 4B. 3C. 8D. 16解：A 、BS13202G一个五位的二进制加法计数器，由0000状态开始，按自然态序计数，问经过75个输入脉冲后，此计数器的状态为( )。

A. 01011B. 11010C. 11111D. 10011解：AS13203B下列电路为时序电路的是( )。

A. 译码器B. 编码器C. 全加器D. 计数器解：DS13204B下列电路中，不属于组合电路的是( )。

模拟、数字及电力电子技术自考题模拟2

模拟、数字及电力电子技术自考题模拟2(总分：100.00，做题时间：90分钟)一、第Ⅰ部分选择题单项选择题(总题数：15，分数：30.00)1.晶体管作为开关时的工作区域是______（分数：2.00）A.饱和区+放大区B.击穿区+截止区C.放大区+击穿区D.饱和区+截止区√解析：[考点] 本题主要考查的知识点为晶体管的开关电性。

在放大电路中晶体管工作在放大区；而在开关电路中，晶体管工作在饱和区和截止区。

2.用二进制代码表示十进制的十个状态0～9，二进制代码至少应当有______（分数：2.00）A.8位B.4位√C.2位D.1位解析：3.如果编码0100表示十进制数4，则此码不可能是______（分数：2.00）A.8421BCD码B.5211BCD码√C.余3循环码D.2421BCD码解析：4.已知某逻辑函数的真值表如题4表所示，该逻辑函数表达式为______A B y0 0 00 1 11 0 11 1 0A．B．C．D．（分数：2.00）A.B.C.D. √解析：[考点] 本题主要考查的知识点为由逻辑真值表写出逻辑函数式。

5.将表达式AB+CD变成与非-与非表达式，其形式为______A．B．C．D．（分数：2.00）A.B.C. √D.解析：6.逻辑函数的标准与或表达式为______A．B．C．D．（分数：2.00）A.B.C.D. √解析：[考点] 本题主要考查的知识点为求标准与或式的方法。

任何一个逻辑函数都可以化为最小项之和的形式，称为最小项表达式，也称为标准与或表达式。

7.下图所示电路输出端Y的表达式为______A．B．C．D．（分数：2.00）A.B.C. √D.解析：[考点] 本题主要考查的知识点为OC门的逻辑功能和使用方法。

输入信号A、B送入OC与非门，该与非门输出为；输入信号C、D送入OC异或门，该异或门输出为。

两个输出端做“线与”连接，故输出。

8.JK触发器要求状态0→1时，其输入信号应为______（分数：2.00）A.J=0，K=0或1B.J=1，K=0或1 √C.J=0或1，K=0D.J=0或1，K=1解析：[考点] 本题主要考查的知识点为JK触发器的逻辑功能。

n进制计数器的设计与制作实验报告

n进制计数器的设计与制作实验报告一、实验目的本实验的目的是设计并制作一个n进制计数器，通过实践掌握数字电路设计和实现的方法和技巧，加深对数字电路原理的理解。

二、实验原理1. n进制计数器n进制计数器是一种能够进行n进制计数的电路，其中n为正整数。

在二进制计数器中，n=2。

在n进制计数器中，每当计数到n-1时，输出信号会发生一次溢出，并从0开始重新计数。

2. 计数器的类型根据计数方式不同，常见的计数器类型有同步计数器和异步计数器。

同步计数器需要所有触发器同时改变状态才能进行下一次计数；异步计数器则只需要一个触发器改变状态即可进行下一次计数。

3. 触发器触发器是数字电路中常用的存储元件，可以存储一个比特位（0或1）。

常见的触发器有SR触发器、D触发器、JK触发器等。

三、实验设备与材料1. 74LS74 D型正沿触发双稳态触发器2. 74LS90 4位十进制/BCD分频/技术性升降沿触发式二分频循环式计数器3. 7404 六反相器芯片4. 面包板5. 连接线四、实验步骤1. 按照电路原理图连接电路，将74LS90计数器的Q0-Q3输出接到7404反相器的输入端。

2. 将7404反相器的输出端连接到74LS74触发器的D端，同时将74LS74触发器的时钟端连接到74LS90计数器的CLK端。

3. 将最高位（Q3）的输出接到LED灯，用于观察计数情况。

4. 将面包板上电源线和地线连接好，开启电源。

五、实验结果经过实验，可以看到LED灯随着计数值不断变化。

当计数值达到7时，LED灯会熄灭并重新从0开始计数。

六、实验分析与结论本实验成功设计并制作出了一个n进制计数器。

通过实践掌握了数字电路设计和实现的方法和技巧，并加深了对数字电路原理的理解。

七、存在问题与改进方案1. 实验中使用的是四位十进制/BCD分频/技术性升降沿触发式二分频循环式计数器，如果需要进行其他进制的计数，则需要更换不同类型的计数器芯片。

2. 实验中使用的是74LS系列芯片，如果需要进行高速计数，则需要更换更快的芯片。

计数器分频原理

计数器分频原理
计数器分频原理是在计数器电路中利用触发器来实现分频操作的原理。

计数器是一种电子电路，可以根据输入的时钟信号的频率进行计数，并输出相应的计数结果。

当需要将输入时钟信号的频率减少为原来的某个分数时，可以通过将计数器的输出连接到触发器的时钟输入端，并将分频系数设置为所需的分频数来实现。

触发器是一种存储器件，具有两个稳定状态，即置位和复位状态。

它可以根据输入信号的变化来改变其状态，并将其状态保持在变化结束后。

触发器的时钟输入端接收来自计数器的时钟信号，当计数器的输出脉冲上升沿到来时，触发器的状态会根据其输入信号的变化进行改变。

当触发器的状态变化时，其输出信号也会随之改变。

在计数器分频中，触发器的状态变化作为一个额外的控制信号，可以用来控制计数器的工作状态。

通过连接多个触发器，可以形成一个级联结构，使得每个触发器的输出信号作为下一个触发器的时钟输入信号，实现更高的分频数。

每个触发器的输出信号的升沿到来时，会引发下一个触发器的状态变化，从而形成一个分频序列。

通过调整触发器的数量和连接方式，可以实现不同的分频数。

例如，如果使用两个触发器，将其连接为双稳态触发器，那么可以实现2的N次方的分频数。

如果使用三个触发器，将其
连接为3稳态触发器，可以实现3的N次方的分频数。

总的来说，计数器分频原理是通过将计数器的输出连接到触发器的时钟输入端，并调整触发器的数量和连接方式来实现不同的分频数。

分频器在电子电路的设计中非常重要，可以用于减小信号频率以适应特定电路的需求。

计数器的原理

计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。

计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。

计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。

一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。

图中4个触发器F0~F3均处于计数工作状态。

计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。

低位触发器的Q端与高位触发器的CP端相连。

每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。

各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。

当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。

依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。

这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。

由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。

通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。

表1所示为4位二进制加法计数器的状态表。

时序逻辑电路习题

触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。

A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。

A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。

A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。

A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q n+1)。

A、B、C、D、(7)下列触发器中没有约束条件的是。

A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。

A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。

A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。

A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。

A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。

（）(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。

（）（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。

(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。

(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。

(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。

四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。

(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。

计数器原理

计数器原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。

例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。

计数器的种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。

1、用D触发器构成异步二进制加法/减法计数器图1 3位二进制异步加法器如上图1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。

图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。

将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。

其引脚排列图和功能表如下所示：图3 74LS90的引脚排列图表1 74LS90的功能表3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图4 74LS192的引脚排列及逻辑符号（a ）引脚排列 (b) 逻辑符号图中：PL 为置数端，U CP 为加计数端，D CP 为减计数端，U TC 为非同步进位输出端，TC为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、DQ2、Q3为数据输出端。

其功能表如下：表2 74LS192的功能表4、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。

集成计数器构成n进制计数器的方法及步骤

标题：集成计数器构成n进制计数器的方法及步骤一、引言计数器是电子系统中的重要组成部分，用于记录时间和事件。

在数字系统中，计数器通常由逻辑门和触发器等基本电路组成。

其中，n进制计数器是指计数器的计数单位采用n位二进制数。

在实际应用中，n进制计数器具有方便的编码和解码功能，因此在许多场合得到广泛应用。

本文将介绍集成计数器构成n进制计数器的方法及步骤。

二、方法及步骤1. 确定计数器的进制首先，需要根据实际应用需求确定计数器的进制，即计数单位采用多少位二进制数。

常见的进制包括二进制、三进制、六进制等。

2. 选择适当的集成计数器芯片根据确定的进制，选择适当的集成计数器芯片。

不同的进制需要不同的芯片，因此需要根据实际需求选择合适的芯片。

目前市面上有多种n进制集成计数器芯片可供选择。

3. 连接电路将所选的集成计数器芯片按照电路图连接至电源、时钟等其他电路部件。

连接时需要注意芯片的输入输出端子，按照说明书正确连接。

同时，还需要考虑时钟信号的频率和相位等问题。

4. 编程控制对于可编程的集成计数器，需要进行编程控制。

根据实际需求，编写相应的程序，将程序下载到计数器芯片中。

通过编程，可以实现计数器的启动、停止、清零等功能。

5. 调试与测试连接好电路并完成编程后，需要对计数器进行调试和测试。

测试时需要注意计数器的计数精度、稳定性和抗干扰能力等指标。

测试通过后，即可投入实际应用。

三、注意事项1. 确保所选的集成计数器芯片符合实际需求，避免不合适的芯片导致电路性能下降。

2. 连接电路时，要严格按照说明书操作，避免出现错误导致电路故障。

3. 调试和测试过程中，要确保测试环境的稳定性和可靠性，避免测试结果失真。

4. 在实际应用中，要根据具体需求对计数器进行配置和调整，以达到最佳性能。

总之，集成计数器构成n进制计数器需要按照一定的方法和步骤进行。

在选择芯片、连接电路、编程控制和调试测试过程中，需要注意相关事项，以确保计数器的性能和稳定性。

数字高频调谐器原理与结构分析

·数字高频调谐器原理与结构分析摘要数字电视调谐器是电视接收机顶盒中的重要部件，是数字电视接收机的前端部件，数字信号高频调谐器简称数字高频头，在数字电视芯片中占有十分重要的地位。

它承担了数字电视接收机的全部高频信号的处理工作。

它主要是对模拟电视机的升级,使模拟电视机能接收和收看数字电视节目,同时具有所有广播和交互式多媒体应用功能, 现在就基于数字高频调谐器原理与结构进行分析，通过时钟输入采用从信号源上的BS信号输入，经过锁相环电路（CD4046）及分频器控制电路（CD4522）即分频比为N，则从VCO 振荡输出口得到合成频率为N f信号。

把压控振荡器VCO的输入端用导线直接连接到相位比较器2的比较信号输入端第三引脚PD12，这时，该电路就是一个基本锁相环电路。

本电路采用反馈封锁的办法，实现了使用极少的器件控制着众多批频率（即从100Hz～99.9KHz）的灵活转换功能。

分频比范围控制电路，主要通过改变电阻、电容的值来改变频率合成器分频比的范围。

关键词：数字高频头，锁相环，控制电路目录1绪论 (1)2 数字调谐器的分类、特点及组成 (1)3.频率合成式数字调谐器工作原理 (3)3.1 数字频率合成器的组成 (3)3.2锁相环路的工作原理及组成 (3)3.3数字锁相式频率合成器系统设计总体框图 (4)3.3.1 常用集成锁相环路CD4046简介 (5)3.3.2 CD4046的内部功能框图及各引脚功能如下 (6)3.3.3可预置1/N计数器CD4522工作原理及引脚图 (7)总结 (11)致谢 (12)参考文献 (13)1绪论1.1 课题描述数字电视调谐器是数字电视接收机的前端部件，在数字电视芯片中占有十分重要的地位。