数字秒表课程设计
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数字秒表课程设计
设计目的、要求
1.1设计目的
课程设计是检验我们本学期学习的情况的一项综合测试，它要求我们把所学的知识应用于实际，融会贯通，是对我们能力的一项综合评定，它要求我们充分发掘自身的潜力。
同时课程设计也是教学过程中的一个重要环节，通过设计可以巩固各课程理论知识，了解课程设计的基本方法，培养独立分析和解决实际工程技术问题的能力。
1.2设计意义
时间本是一种运动。假如宇宙静止不动，就没有所谓时间了，时间的定义，是由星体的运行所界定的。假如我们要在昼夜循环之间确定出某个时刻，则非有一些“测量准则"不可。 正因为人类社会出现了这新的局面，时间才有了定义，才有所划分。人类开始为时间编上数目，而且计算得愈益精确。 世界历史的长河中，还没有像今天这样在各个领域发生着如此之多的根本变化小到个人日常生活琐事大到国际形势。而推动这一变化的当数科学技术。虽然人类从远古时代就已经学会利用新技术来重新描绘其生活画卷了，但是还没有一种科技能像现代电子技术那样影响如深远。 1.3设计要求
启动按钮按下时开始计时，数值为LED显示，计时范围为00.99―99.99秒，按下暂停按钮时则计时停止，LED数值保持不变，再按下启动按钮时间继续累加，按下复位按钮数值复位为00.00，器件自定。
第二章 器件选择及原理
2.1器件的选择
在本次设计数字显示电子秒表中我们主要使用了4种芯片和若干电阻、电容以及八段数码管来构成电路。其中六种芯片包括：74LS00(四2输入与非门)、74LS161（同步十进制加法记数器）、74LS48（译码器）、CB555（定时器）。 下面就这些芯片的主要结构和功能：
1、74LS00：四2输入与非门。集成了四个带有两个输入端的与非门。可用于构成RS触发器，包括电源在内共有14个引脚。
2、74LS161：同步十进制记数器。中规模集成的4位同步二进制记数器，每输入10个记数脉冲记数器工作一个循环。它还具预置数、保持和清零等功能，共有14个引脚。LD为预置数控制端，D0~~D3为数据输入端，C为进位输出端，Rd为异步置零（复位）端，EP和ET为工作状态控制端。当Rd=LD=EP=ET=1时，电路工作在记数状态。当Rd=1，LD=0时，电路工作在置数状态。当Rd=0时所有的记数器被置零。EP=0、ET=1时记数器状态保持。ET=0则不论EP为什么状态记数器状态不变，但C为0。
3、74LS48：译码器。由TTL与非门组成的3线-8线译码器，共有14个引脚。A0、A1、A2是输入端，Y0~~Y7是8个输入端，同时还有3个附加的控制端S1、S2、S3。当S1=1、S2+S3=0时译码器处于工作状态，否则译码器被禁止。这三个控制端也叫做"片选"输入端，利用片选的作用可以将多片连接起来扩展译码器的功能。
4：555定时器是一种多用途的数字-混合集成电路。利用它可以极方便的构成我们在设计中需要的多谐振荡器。共有八个引脚。可以用555电路先构成施密特触发器，然后后把施密特触发器的反相输出端经RC积分电路接回它的输入端，就构成了多谐振荡器。因此，只要将555定时器的Vl1和Vl2连在一起接成施密特触发器，然后再将V0经RC积分电路接回输入端就可以了。
设计中要求计时精度为0.01S，由于实验器材的原因，采用的555时基电路中所给出的参数不能满足T=0.01S的要求，所以在实验中实验了74LS290作为分频器增大了555时基电路产生脉冲的周期。555时机输出信号的时间参数：
T=T1+T2=（R1+2R2）*C*Ln2
f=1/T=1/(R1+2R2)*C *Ln2 通过电路得到的脉冲周期为20ms,采用分频器5倍分频后就得到了周期为0.1s
脉冲，达到了设计要求的精度。
为了更好的调节时间参数，R1,使用电位器代替，调节过程中，使用示波器精确的观察555的脉冲输出，不断的改进了脉冲的时间精度。
2.2计数器功能块
设计中用三片74LS161构成1000进制的计数器，从0.00--99.9计数，74LS160(1)作为显示的小数点最后一位驱动。（2）作为显示的个位驱动。（3）作为显示的十位驱动。次序不能接错。统一用555产生的脉冲信号作为三个片子的脉冲CP计数输入。第一片的进位端C端作为第二片的驱动，接第二片的EP，ET。所有的D 端都接低电平，Q 端接译码显示功能块，作为显示的驱动。RD 作为三个片子的清零端，接前面单稳态电路=输出端。
EP EP EP ET LD ET RD ET RD CP RD CP LD CP LD
2.3显示功能块
显示功能块使用的7447与8段数码管，直接利用计数功能块中三片计数器的Q端作为输入驱动。在设计检测中使用了实验台上的设备，接线很顺利，而且我们把显示功能块放在了最开头接，因为在后面的检查中，显示功能块能直观的显示出电路的各种情况，我们在后面的检查中，很大一部分是以显示块显示的数据是否正确为依据，来判断电路是否搭接完好。 图3-2 555构成的施密特触发器
供用电技术专业电子课程设计
3.2 译码部分13 12 11 10 9 15 14 QA QB QC QD QE QF
QG74ls48 真
值表图 3-4 74LS 寄存器真值表5
U974LS48
A0 A1 A2 A3图 3-3 译码器
7 1 2 6 4 5 3
A B C D BI/RBO RBI LT
3.3分频计数部分
图3-5 分频计数器
74LS161功能表
图3-674LS161功能表
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3.4 显示部分
12 10
2
4
6
8 9
U10:A U10:C U10:F U10:B U10:D U11:A U10:E74LS04 74LS04 74LS04 74LS04 74LS04 74LS04 74LS04 1 3 5 13 11 112 10
图 3-7 数码管显示
3.5 原理总图
12 10
2
4
6
8
2
12
10
2
12
10
U10:A U10:C U10:F U10:B U10:D U11:A U10:E74LS04 74LS04
74LS04 74LS04 74LS04 74LS04 74LS04 13 11 1 3 5 9 1
U11:B U11:D U11:F U14:B U11:C U11:E U14:A74LS04 74LS04
74LS04 74LS04 74LS04 74LS04 74LS04 13 11 3 5 9 1 3 5
U14:C U14:D U14:F U15:B U14:E U15:A U15:C74LS04 74LS04
74LS04 74LS04 74LS04 74LS04 74LS04 13 11 13 11 9 1 3 5
U15:D U15:F U16:B U16:D U15:E U16:A U16:C74LS04 74LS04 74LS04 74LS04 74LS04 74LS04 74LS04 13 9 1 3 5
13 12 11 10 9 15 14
13 12 11 10 9 15 14
13 12 11 10 9 15 14
QA QB QC QD QE QF QG
QA QB QC QD QE QF QG
U974LS48
U8QA QB QC QD QE QF QG 74LS48
74LS48
QA QB QC QD QE QF QG 7 1 2 6 4 5 3 A B C D BI/RBO RBI
LT
U12
13 12 11 10 9 15 14
A B C D BI/RBO RBI LT
A B C D BI/RBO RBI LT
7 1 2 6 4 5 3
7 1 2 6 4 5 3
7 1 2 6 4 5 3
A B C D BI/RBO RBI LT
12
4 6
8
2
4
6
8
2
4
6
8
2
4
6
U1374LS48
A0 A1 A2 A3
B0 B1 B2 B3
8
C0 C1 C2 C3
D0 D1 D2 D3
SB3
6 SB3
U6:C74LS08 SB3 1 9 2 10 7 6 5 4 3
U4SB3 U6:B 74LS08 1 9 2 10 7 6 5 4 3 MR LOAD CLK ENT
ENP D3 D2 D1 D0 74LS161 RCO Q3 Q2 Q1 Q0
U5MR LOAD CLK ENT ENP D3 D2 D1 D0 74LS161 RCO Q3
Q2 Q1 Q0
SB3 1 9 2 10 7 6 5 4 3
U2MR LOAD CLK ENT ENP D3 D2 D1 D0 74LS161 RCO Q3
Q2 Q1 Q0 3
U31 9 2 10 7 6 5 4 3 MR LOAD CLK ENT ENP D3 D2 D1 D0
74LS161 RCO Q3 Q2 Q1 Q0
10
9
CP
U6:A74LS08 15 11 12 13 14
A3 A2 A1 A0 2 1
15 11 12 13 14
B3 B2 B1 B0
15 11 12 13 14
5
4 C3 C2 C1 C0
15 11 12 13 14
D3 D2 D1 D0
U7:B4
U7:D U7:C10 8 9 74LS00 74LS00 12 11 13 5
R110k 8
U7:A2
6
U1Q DC 3 7
3 CP 74LS00 1
74LS00
R
R210k
5
CV CLK CE RST
2
GND
VCC
4
TR
TH
