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数字逻辑设计—— 文档标准加译码器

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译码器、数据选择实现组合逻辑电路的设计(完整电子教案)

译码器、数据选择实现组合逻辑电路的设计(完整电子教案)

译码器、数据选择实现组合逻辑电路的设计（完整电子教案）7.1 利用译码器实现输出控制【项目任务】市电互补控制器中共有4种工作模式，编号0为停机、1为太阳工作、2为市电互补、3为市电模式。

当停机模式时，市电和光伏电不导入；当太阳工作模式，市电不导入，光伏电导入；当市电互补模式，市电和光伏电都导入；当市电模式，市电导入，光伏发电部导入。

利用译码器实现上述组合逻辑电路功能。

图7.1译码器实现输出控制【信息单】一、编码器在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。

具有编码功能的逻辑电路称为编码器。

编码器是一个多输入多输出的组合逻辑电路。

按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。

1．普通编码器普通编码器分二进制编码器和非二进制编码器。

若输入信号的个数N与输出变量的位数n满足N=2n，此电路称为二进制编码器；若输入信号的个数N与输出变量的位数n不满足N=2n，此电路称为非二进制编码器。

普通编码器任何时刻只能对其中一个输入信息进行编码,即输入的N个信号是互相排斥的。

若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。

2．优先编码器优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。

3．集成编码器10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。

4．编码器举例(1)键控8421BCD 码编码器10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。

真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D表7.1键控8421BCD 码编码器真值表(2)二进制编码器用n 位二进制代码对2n 个信号进行编码的电路称为二进制编码器。

数字逻辑课程设计

数字逻辑课程设计
时序逻辑电路
深入探讨了时序逻辑电路的分析与设计，涉及触发器、寄存器、计数 器等关键元件的工作原理和设计方法。
课程设计实践
通过具体的课程设计项目，学生将理论知识应用于实际，提高了分析 问题和解决问题的能力。
对未来数字逻辑技术的展望
新型逻辑器件的发展
智能化设计工具的应用
随着科技的进步，新型逻辑器件如生物逻 辑门、量子逻辑门等不断涌现，为数字逻 辑技术的发展带来新的机遇和挑战。
介绍可编程逻辑器件的原理和 应用，如FPGA、CPLD等。
数字逻辑基本概念
介绍数、二进制数、逻辑代数 等基本概念和原理。
时序逻辑电路
介绍时序逻辑电路的分析和设 计方法，包括触发器、寄存器 、计数器等。
课程实验与课程设计
通过实验和课程设计，使学生 掌握数字逻辑电路的分析、设 计和实现方法。
02
数字电路基础知识
比较器
对两个输入信号进行比较，根 据比较结果输出相应的逻辑电
平。
组合逻辑电路中的竞争与冒险现象
竞争现象
由于门电路延迟时间的存在，当多个输入信号同时变化时 ，输出端可能出现短暂的过渡状态，称为竞争现象。
冒险现象
在组合逻辑电路中，由于竞争现象的存在，可能导致输出 端出现意外的逻辑电平跳变，称为冒险现象。冒险现象可 能导致电路工作不稳定或产生错误输出。
集成电路技术的不断发展，使得数字逻辑电路的设计和实现更加便 捷和高效。
人工智能和物联网的推动
人工智能和物联网的快速发展，对数字逻辑提出了更高的要求，也 为其提供了新的应用场景和发展空间。
课程内容与结构安排
组合逻辑电路
讲解组合逻辑电路的分析和设 计方法，包括门电路、编码器 、译码器、数据选择器等。

数字逻辑7-2编码器、译码器

数字逻辑7-2编码器、译码器
7 0
数字逻辑
第7章 常用中规模集成组合逻辑电路
真值表
输入：自然二进制码 输出：低电平有效
数字逻辑 第7章 常用中规模集成组合逻辑电路
译码器的各个输出都是输入变量的最小项， 可以利用全译码器进行组合电路设计。 例 用3-8译码器设计全减器逻辑电路。 一位全减器有三个输入：被减数Ai、减数Bi、 来自相邻低位的借位；有两个输出：差Di和相 邻高位的借位Gi。根据二进制减法规则，写出 其真值表。由真值表写出其最小项表达式。
辅助端功能 （2）动态灭零输入端 RBI ：低电平有效 。当 RBI ＝0、且译码输入全为0时，该位 输出不显示，即0字被熄灭；当译码输入 不全为0时，该位正常显示。本输入端用 于消隐无效的0。如数据0034.50可显示 为34.5。
数字逻辑
第7章 常用中规模集成组合逻辑电路
辅助端功能 （3）灭灯输入/动态灭零输出端 BI / RBO ：这是 一个特殊的引脚，有时用作输入，有时用作输出 。当作为输入使用，且 BI＝0时，数码管七段全 灭，与译码输入无关。当作为输出使用时，受控 于 LT 和 RBI ：当 LT＝1且 RBI＝0时，输入数码 全0时，BI / RBO ＝0；其它情况下 BI / RBO ＝1。本端 钮主要用于显示多位数字时，多个译码器之间的 连接。
数字逻辑
第7章 常用中规模集成组合逻辑电路
逻辑图
电路特点：与门组成的阵列，每 一个输出都是最小项
数字逻辑 第7章 常用中规模集成组合逻辑电路
集成二进制译码器74LS138
Y ~ Y 为译码输 A2、A1、A0为二进制译码输入端， 出端（低电平有效），S1、S3、S2为选通控制端。 当S1＝1、 S3+ S2=0 时，译码器处于工作状态；当 S1＝0、或S3+ S2=1 时，译码器处于禁止状态。

VHDL的编码器和译码器的设计 (2)

VHDL的编码器和译码器的设计 (2)

1引言随着社会的发展，科学技术也在不断的进步。

计算机从先前的采用半导体技术实现的计算器到现在广泛应用的采用高集成度芯片实现的多功能计算器。

计算机电路[1]是计算机的重要组成部分，了解计算机电路的知识是促进计算机的发展的先决条件。

而编码器和译码器是计算机电路中的基本器件，对它们的了解可以为以后的进一步深化研究打下一个良好的基础。

在硬件电子电路设计领域中，VHDL语言[2]则是EDA的关键技术之一。

VHDL语言具有强大的语言结构，可用明确的代码描述复杂的控制逻辑设计，并且具有多层次的设计描述功能，支持设计库和可重复使用的元件的生成。

近十几年来，EDA技术获得飞速发展。

它以计算机为平台，根据硬件描述语言VHDL，自动地完成逻辑编辑、化简分割、综合及优化，布局布线，仿真直至对特定目标芯片的适配编译，逻辑映射和编程下载等工作。

在本设计主要介绍的是一个基于超高速硬件描述语言VHDL对计算机电路中编码器和译码器进行编程实现。

本设计主要介绍的是一个基于超高速硬件描述语言VHDL对计算机电路中编码器和译码器进行编程实现。

1.1 课程设计的目的本次设计的目的就是通过实践掌握计算机组成原理的分析方法和设计方法，了解EDA技术并掌握VHDL硬件描述语言的设计方法和思想。

以计算机组成原理为指导，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识和基本单元电路的综合设计应用。

通过对基于VHDL的编码器和译码器的设计，巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。

1.2 课程设计的基本内容根据计算机组成原理[3]中组合逻辑电路设计的原理，利用VHDL设计计算机电路中编码器和译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。

（1）熟悉编码器、译码器的工作原理，合理利用各种软硬件资源。

本设计编码器由八-三优先编码器作为实例代表，而译码器则包含三-八译码器和二-四译码器两个实例模块组成。

数字电路_译码器设计说明

数字电路_译码器设计说明

目录1 绪论 (1)1.1设计背景 (1)2 电路分析 (2)2.1 2-4功能分析 (2)2.2 2-4译码器逻辑图 (3)3 系统建模与仿真 (4)3.1 建模 (4)3.2 仿真波形 (5)4 仿真结果分析 (7)5 小结与体会 (8)参考文献 (9)1 绪论1.1设计背景在数字系统中，经常需要将一中代码转换为另一种代码，以满足特定的需求，完成这种功能的电路称为码转化电路。

译码器就属于其中一种。

而译码就是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的有效输出信号，具有译码功能的的逻辑电路称为译码器。

而2-4译码器是唯一地址译码器，是将一系列的代码转换成与之一一对应有效的信号。

常用于计算机中对存储单元地址的译码，因此，设计2-4译码器具有很强的现实意义。

1.2 matlab简介MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。

它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中，为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案，并在很大程度上摆脱了传统非交互式程序设计语言（如C、Fortran）的编辑模式，代表了当今国际科学计算软件的先进水平。

它主要由MATLAB和Simulink两大部分组成。

本设计主要采用simulink进行设计与仿真。

Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。

在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。

Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。

同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。

数字电子技术译码器2.

数字电子技术译码器2.

A0
A1 A2 A3
(b) 逻辑功能示意图
输出为反变量，即为低电平有效， 并且采用完全译码方案。
3.5.3 显示译码器
用来驱动各种显示器件，从而将用二进制代码表示 的数字、文字、符号翻译成人们习惯的形式直观地显示 出来的电路，称为显示译码器。
1、数码显示器
ab cd
a
f
b
g
e
c
d
ef gh (a) 外形图
STC
Y7
&
Si
&
Ci
2、用二进制译码器实现码制变换
8
A0
4
A1

1
A2
码
A3
Y0
Y1
Y2
十
Y3 Y4
进
Y5
制
Y6
码
Y7
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
A0
余
A1
3
码
A2
A3
Y0
Y1
Y2
Y3
Y4
Y5
十
Y6 Y7
进
Y8
制
Y9
码
Y10
Y11
Y12
Y13
Y14
Y15
2
A0
4
A1
2
1
A2
码
辅助端功能
由真值表可以看出，为了增强器件的功能，在 74LS48 中还设置了 一些辅助端。这些辅助端的功能如下：
（1）试灯输入端 LT ：低电平有效。当LT ＝0 时，数码管的七段
应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。

数字逻辑课程设计课案


信号与系统
研究信号与系统的基本概念、分析方法和 处理技术，为通信、控制等领域提供理论 支持。
感谢您的观看
THANKS
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微机原理与接口技术
学习微型计算机的基本原理、接口技术和 应用，培养硬件与软件相结合的系统设计
能力。
A 计算机组成原理
深入探究计算机内部各部件的工作 原理和组成方式，以及计算机系统
的整体性能优化。
B
C
D
数字信号处理
针对数字信号的表示、变换、滤波等处理 方法进行深入学习，应用于音频、图像、 视频等多媒体处理领域。
第3-4周
组合逻辑电路（8学时）
第5-6周
时序逻辑电路（8学时）
第7-8周
课程项目与总结（12学时）
02 数字逻辑基础知识
数制与编码
数制
介绍二进制、十进制、十六进制 等数制的基本概念及相互转换方 法。
编码
讲解ASCII码、BCD码等常用编码 方式，以及它们在数字系统中的 应用。
逻辑代数基础
逻辑变量与逻辑函数
和设计计算机硬件系统具有重要意义。
人工智能与机器学习
数字逻辑为人工智能和机器学习提供了底 层算法和硬件支持，如神经网络加速器等
。
电子与通信工程
在电子与通信工程中，数字逻辑广泛应用 于信号处理、通信协议、控制系统等领域 。
物联网与嵌入式系统
物联网和嵌入式系统中大量使用数字逻辑 电路和可编程逻辑器件，以实现各种智能 化功能。
及它们之间的转换。
逻辑函数的化简
02
介绍代数法、卡诺图法等化简逻辑函数的方法，以及化简的目
的和意义。
具有无关项的逻辑函数及其化简
03

译码器设计组合逻辑电路案例分析

译码器设计组合逻辑电路案例分析【信息单】一、编码器在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。

具有编码功能的逻辑电路称为编码器。

编码器是一个多输入多输出的组合逻辑电路。

按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。

1．普通编码器普通编码器分二进制编码器和非二进制编码器。

若输入信号的个数N 与输出变量的位数n 满足N =2n ，此电路称为二进制编码器；若输入信号的个数N 与输出变量的位数n 不满足N =2n ，此电路称为非二进制编码器。

普通编码器任何时刻只能对其中一个输入信息进行编码,即输入的N 个信号是互相排斥的。

若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。

2．优先编码器优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。

3．集成编码器10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。

4．编码器举例(1)键控8421BCD 码编码器10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。

真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D表7.1键控8421BCD 码编码器真值表(2)二进制编码器用n 位二进制代码对2n 个信号进行编码的电路称为二进制编码器。

3位二进制编码器有 8个输入端3个输出端，所以常称为8线—3线编码器，其功能真值表见表7.2，输入为高电平有效。

《数字逻辑设计》第7章 数据选择器及译码器


P1
P2
P9
P3
P8
Gnd P4
P7 P6
P5
扩展
W=(P8•P9)’ Y=(P2•P3•P6•P7)’
X=(P4•P5•P6•P7)’ Z=(P1•P3•P5•P7•P9)’

X
Y
Z
&
&
&
&
1. 二进制编码器——例：4线-2线编码器
Example
4:2编码器
计算机配有四个外部设备：声卡(A0),硬盘驱动器 (A1),鼠标(A2),网卡(A3)，B0、B1为编码输出。
g
CD
AB 00 01 11 10 00 1 1 0 0 01 0 0 1 0 11 × × × × 10 0 0 × ×
g=A+CD+BC+BC
编码器（Encoders）
编码器——
♦ 特点：多输入、多输出的组合逻辑电路 ♦ 功能：将二进制码按照一定规律编排，使其具有特定含义
（如：8421BCD码用1000 代表数字8），与译码器互逆。
0 1 0 0 0 1 1 001 1 4
0 1 0 1 1 0 1 101 1 5
0 1 1 0 1 0 1 111 1 6
0 1 1 1 1 1 1 000 0 7
1 0 0 0 1 1 1 111 1 8
1 0 0 1 1 1 1 101 1 9
七段数码管
f g COM a b
a
f
b
g
e
c
d
e d COM c
A1
A0
典型应用——实现常规逻辑函数
A
D0
D1
D2

数字逻辑设计入门

直接说正题，帮助一下刚刚入门的朋友们，也算是学习IC设计的一个总结吧。

一、首先要知道自己在干什么？数字电路(fpga/asic)设计就是逻辑电路的实现，这样子说太窄了，因为asic还有不少是模拟的，呵呵。

我们这里只讨论数字电路设计。

实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。

你学习逻辑电路的时候或许会为卡拉图，触发器状态推倒公式而感到迷惑，但是其实有一点可以放心的是，实际设计中只要求你懂得接口时序和功能就可以了，用不着那么复杂得推倒公式，只要你能够用语言把逻辑关系表述清楚就可以了，具体这个逻辑关系采用什么门电路搭的，可以不关心，综合工具(synthesis tool)可以帮你处理。

当然你要知道基本门电路的功能，比如D触发器，与门，非门，或门等的功能(不说多的，两输入的还是比较简单的)。

－－－一句话，采用verilog或者VHDL描述设计对象的逻辑功能，这就是数字电路设计的任务！说到这里入门必须要两个基本功：逻辑电路基础，硬件描述语言。

有了这两个基本功，就算你其他都不会也能找到工作，呵呵，或许你会说，现在面试要问fpga，要问时序分析，有那么简单么？其实这些东西在你有了这两个基本功之后，其他的都可以慢慢学习。

注意硬件描述语言和逻辑电路的学习可以同步学习，而且要牢记，学习硬件描述语言进步取决于你对电路的理解和你对仿真器的使用。

为什么这样子说呢？因为硬件描述语言RTL(寄存器传输级)主要是用来给综合工具综合成电路的，所以要满足特定的coding style，这些coding style 将对应这特定的逻辑，比如时序电路应该怎么写，组合电路怎么写，这是有一定约束的，为此若你对逻辑电路比较熟悉，你就知道自己写代码大体综合后会采用什么门电路来组成；另外，写代码就要仿真，这是不可以避免的－－－不仿真，你怎么知道自己写的代码符合设计的要求呢？能够熟练使用仿真器，你就有了调试代码的基本能力，否则，写再多的代码也没有用。

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6.4 decoder (P384)

A decoder is a multiple-input(多输入), multiple-output (多输出)logic circuit that converts coded inputs into coded outputs, where the input and output codes are different. The input code generally has fewer bits than the output code, and there is a one-to-one mapping(一对一映射) from input code words into output code words. In a one-to-one mapping, each input code word produces a different output code word.
CD
00 01
00
01
1 1 1 1 1 1
11
10
1
4、 F=（B+D）· （A’+B） · （A’+C+D’）
F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 )
1、先将F转为或与表达式， 得F=∏ A,B,C,D （0，2，8，9，10，11，13）
AB
(漏极开路或集电极开路输出)
• hysteresis. (滞后)

6.2 Circuit Timing (电路定时)
“Timing is everything”—in investing, in comedy, and yes, in digital design.
6.2.1 Timing Diagrams(定时图)

6.2.3 Timing Specifications 定时规格说明






Maximum. 最大延迟 Typical 典型延迟 Minimum 最小延迟 worst-case delay 最坏情况延迟 Tsetup 建立时间 Thold 保持时间
SETUP TIME AND HOLD TIME
1
1
Chapter 6
Combinational Logic Design Practices 组合逻辑设计实践
We will studay…….
6.1 6.2 6.4 6.5 6.6

6.7 6.8 6.9 6.10

Combinational Logic Design


block diagram

The flow of control and data(控制流和数据流) in a block diagram should be clearly indicated.
schematic diagram 原理图
6.1.2 Gate Symbols 逻辑门的符号
6.1 Documentation Standards Documentation(文档)：(P343)



1、ciruit specification：线路的详细说明。 2、block diagram：方框图.系统的主要功 能模块及其基本互连的非正式图示说明。 3、schematic diagram：原理图. 4 . bill of materials(BOM)：材料清单。 5、timing diagram：定时图(波形图)，输 入、输出等波形的时间关系，包括其延时.
3
11 10
2、求F的反演式。 F’=A,B,C,D (0， 2, 8, 9, 10, 11, 13) 3、 F’的最简与或式为： F’ =B’D’+AB’+AC’D
CD
00 01
00
01
1 1
1 1 1
11
10
4、 F’的反演式（F’）‘ =F。 F=（B+D）· （A’+B） · （A’+C+D’）
0 0 0 0
11
10
0
0
F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 )
1、先将F转为或与表达式， 得F=∏ A,B,C,D （0，2，8，9，10式。 FD=A,B,C,D ( 2, 4, 5, 6, 7, 13, 15 ) 3、 FD的最简与或式为： FD =BD+A’B+A’CD’ FD的对偶式（FD）D =F。
6.1.1 block diagram(方框图)：(P345)
显示系统的输入、输出、功能模块内部数 据通路和重要控制信号. BUS :(总线) (P344) bus is a collection of two or more related signal lines. In a block diagram, buses are drawn with a double or heavy line. size denoted in the bus name INBUS[31..0] or INBUS[31:0]).
F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 )
1、先将F转为或与表达式，
F=∏ A,B,C,D （0，2，8，9，10，11，13） AB
1
01 11 10
2、直接卡诺图圈零化简。
CD
01
00
F=（B+D）· （A’+B） · （A’+C+D’）
00 0
6.1.3 Signal Names and Active Levels
Active low READYERROR.L ADDR15(L) RESET* ENABLE~ ~GO /RECEIVE TRANSMIT_L Active high READY+ ERROR.H ADDR15(H) RESET ENABLE GO RECEIVE TRANSMIT
(P363)
causality
6.2.2 Propagation Delay
the propagation delay of a signal path as the time that it takes for a change at the input of the path to produce a change at the output of the path. from LOW to HIGH ( tpLH) from HIGH to LOW (tpHL)
Distinguish (区别) (P348)

signal names
READY , READY-L

expressions
READY’
equations READY-L=READY’
6.1.4 Active Levels for Pins
引脚的有效电平(P349) (a) AND gate (74X08) (b) NAND gate(74X00) (c) NOR gate (74X02) (d) OR gate (74X32)
6.1.6 Drawing Layout (布局图)
手工画图
计算机绘图
1.A multiple-page schematic usually has a “flat” structure(平面结构).
2. Much like programs, schematics can also be constructed hierarchically, the “top-level” schematic. "层次"展开(自顶向下)


The most commonly used input code is an n-bit binary code, where an n-bit word represents one of 2n different coded values . The most commonly used output code is a 1-out-of-m code, which contains m bits, where one bit is asserted at any time.


SETUP TIME ： 是指在时钟沿到来之前数据从不稳定到 稳定所需的时间，如果建立的时间不满 足要求那么数据将不能在这个时钟上升 沿被稳定的打入触发器；
SETUP TIME AND HOLD TIME


HOLD TIME： HOLD TIME（Th：hold time） 是指数据稳定后保持的时间，如果保持 时间不满足要求那么数据同样也不能被 稳定的打入触发器。
输入 编码 使能 输出
编码
6.4 Decoder（译码器）P384


6.4.1Binary Decoder (二进制译码器) n-to- 2n decoder
class exersise
Use the duality, find a minimal productof-sums expression(和之积) for the following logic function F.
F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 )
Standard MSI functions 中规模集成电路 输入
编码
Decoder 译码器
Encoder 编码器
输出 编码
使能
Multiplexer 多路复用器
parity circuit 奇偶校验 Comparator 比较器 Adder subtractor 加法器\减法器