cmos4046集成电路研究锁相环(pll)的工作原理毕业外文翻译

锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。

1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。

了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。

因此，振荡电路成为了时钟的来源。

振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。

它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。

2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。

可通过电压等控制振荡电路的频率。

2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。

但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。

可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。

哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。

PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）。

低通滤波器三部分组成,如下所示。

〈CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1。

VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。

下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

〈CD4046引脚图〉CD4046典型应用电路。

图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。

October 1987Revised January 1999CD4046BC Micropower Phase-Locked Loop © 1999 Fairchild Semiconductor Corporation DS005968.prf CD4046BCMicropower Phase-Locked LoopGeneral DescriptionThe CD4046BC micropower phase-locked loop (PLL) con-sists of a low power, linear, voltage-controlled oscillator(VCO), a source follower, a zener diode, and two phasecomparators. The two phase comparators have a commonsignal input and a common comparator input. The signalinput can be directly coupled for a large voltage signal, orcapacitively coupled to the self-biasing amplifier at the sig-nal input for a small voltage signal.Phase comparator I, an exclusive OR gate, provides a digi-tal error signal (phase comp. I Out) and maintains 90°phase shifts at the VCO center frequency. Between signalinput and comparator input (both at 50% duty cycle), it maylock onto the signal input frequencies that are close to har-monics of the VCO center frequency.Phase comparator II is an edge-controlled digital memorynetwork. It provides a digital error signal (phase comp. IIOut) and lock-in signal (phase pulses) to indicate a lockedcondition and maintains a 0° phase shift between signalinput and comparator input.The linear voltage-controlled oscillator (VCO) produces anoutput signal (VCO Out) whose frequency is determined bythe voltage at the VCO IN input, and the capacitor and resis-tors connected to pin C1A , C1B , R1 and R2.The source follower output of the VCO IN (demodulator Out)is used with an external resistor of 10 k Ω or more.The INHIBIT input, when high, disables the VCO and source follower to minimize standby power consumption.The zener diode is provided for power supply regulation, if necessary.Features s Wide supply voltage range: 3.0V to 18V s Low dynamic power consumption:70 µW (typ.) at f o =10 kHz, V DD = 5V s VCO frequency: 1.3 MHz (typ.) at V DD = 10V s Low frequency drift:0.06%/°C at V DD = 10V with tem-perature s High VCO linearity:1% (typ.)Applications •FM demodulator and modulator •Frequency synthesis and multiplication •Frequency discrimination •Data synchronization and conditioning •Voltage-to-frequency conversion •T one decoding •FSK modulation •Motor speed controlOrdering Code:Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.Connection DiagramPin Assignments for SOIC and DIPTop ViewOrder NumberPackage Number Package Description CD4046BCMM16A 16-Lead Small Outline integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow Body CD4046BCN N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide。

October 1987Revised January 1999CD4046BC Micropower Phase-Locked Loop© 1999 Fairchild Semiconductor Corporation DS005968.prf CD4046BCMicropower Phase-Locked LoopGeneral DescriptionThe CD4046BC micropower phase-locked loop (PLL) con-sists of a low power, linear, voltage-controlled oscillator (VCO), a source follower, a zener diode, and two phase comparators. The two phase comparators have a common signal input and a common comparator input. The signal input can be directly coupled for a large voltage signal, or capacitively coupled to the self-biasing amplifier at the sig-nal input for a small voltage signal.Phase comparator I, an exclusive OR gate, provides a digi-tal error signal (phase comp. I Out) and maintains 90°phase shifts at the VCO center frequency. Between signal input and comparator input (both at 50% duty cycle), it may lock onto the signal input frequencies that are close to har-monics of the VCO center frequency.Phase comparator II is an edge-controlled digital memory network. It provides a digital error signal (phase comp. II Out) and lock-in signal (phase pulses) to indicate a locked condition and maintains a 0° phase shift between signal input and comparator input.The linear voltage-controlled oscillator (VCO) produces an output signal (VCO Out) whose frequency is determined by the voltage at the VCO IN input, and the capacitor and resis-tors connected to pin C1A , C1B , R1 and R2.The source follower output of the VCO IN (demodulator Out)is used with an external resistor of 10 k Ω or more.The INHIBIT input, when high, disables the VCO and source follower to minimize standby power consumption.The zener diode is provided for power supply regulation, if necessary.Featuress Wide supply voltage range: 3.0V to 18V s Low dynamic power consumption:70 µW (typ.) at f o =10 kHz, V DD = 5V s VCO frequency: 1.3 MHz (typ.) at V DD = 10Vs Low frequency drift:0.06%/°C at V DD = 10V with tem-peratures High VCO linearity:1% (typ.)Applications•FM demodulator and modulator •Frequency synthesis and multiplication •Frequency discrimination•Data synchronization and conditioning •Voltage-to-frequency conversion •T one decoding •FSK modulation •Motor speed controlOrdering Code:Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.Connection DiagramPin Assignments for SOIC and DIPTop ViewOrder Number Package NumberPackage DescriptionCD4046BCM M16A 16-Lead Small Outline integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow Body CD4046BCNN16E16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide 2C D 4046B CBlock DiagramFIGURE 1.CD4046BCAbsolute Maximum Ratings (Note 1)(Note 2)Recommended Operating Conditions (Note 2)Note 1: “Absolute Maximum Ratings” are those values beyond which the safety of the device cannot be guaranteed. They are not meant to imply that the devices should be operated at these limits. The table of “Recom-mended Operating Conditions” and “Electrical Characteristics” provides conditions for actual device operation.Note 2: V SS = 0V unless otherwise specified.DC Electrical Characteristics (Note 2)Note 3: Capacitance is guaranteed by periodic testing.Note 4: I OH and I OL are tested one output at a time.DC Supply Voltage (V DD )−0.5 to +18 V DCInput Voltage (V IN )−0.5 to V DD +0.5 V DCStorage Temperature Range (T S )−65°C to +150°CPower Dissipation (P D )Dual-In-Line 700 mW Small Outline 500 mWLead Temperature (T L )(Soldering, 10 seconds)260°C DC Supply Voltage (V DD ) 3 to 15 V DC Input Voltage (V IN )0 to V DD V DC Operating T emperature Range (T A )−40°C to +85°CSymbol ParameterConditions−40°C +25°C +85°C UnitsMinMaxMinTypMaxMinMaxI DDQuiescent Device CurrentPin 5 = V DD, Pin 14 = V DD,Pin 3, 9 = V SS V DD = 5V 200.00520150µA V DD = 10V 400.0140300µA V DD = 15V800.01580600µAPin 5 = V DD , Pin 14 = Open,Pin 3, 9 = V SS V DD = 5V 70555205µA V DD = 10V 53020410710µA V DD = 15V15005012001800µA V OLLOW Level Output VoltageV DD = 5V 0.0500.050.05V V DD = 10V 0.0500.050.05V V DD = 15V0.0500.050.05V V OHHIGH Level Output VoltageV DD = 5V 4.95 4.955 4.95V V DD = 10V 9.959.95109.95V V DD = 15V14.9514.951514.95VV ILLOW Level Input Voltage V DD = 5V , V O = 0.5V or 4.5V 1.5 2.25 1.5 1.5V Comparator and Signal InV DD = 10V , V O = 1V or 9V 3.0 4.5 3.0 3.0V V DD = 15V , V O = 1.5V or 13.5V 4.06.25 4.04.0V V IHHIGH Level Input Voltage V DD = 5V , V O = 0.5V or 4.5V 3.5 3.5 2.75 3.5V Comparator and Signal InV DD = 10V , V O = 1V or 9V 7.07.0 5.57.0V V DD = 15V , V O = 1.5V or 13.5V 11.011.08.2511.0V I OLLOW Level Output Current V DD = 5V , V O = 0.4V 0.520.440.880.36mA (Note 4)V DD = 10V , V O = 0.5V 1.3 1.1 2.250.9mA V DD = 15V , V O = 1.5V 3.6 3.08.8 2.4mA I OHHIGH Level Output Current V DD = 5V , V O = 4.6V −0.52−0.44−0.88−0.36mA (Note 4)V DD = 10V , V O = 9.5V −1.3−1.1−2.25−0.9mA V DD = 15V , V O = 13.5V −3.6−3.0−8.8−2.4mAI INInput CurrentAll Inputs Except Signal Input V DD = 15V , V IN = 0V −0.3−10−5−0.3−1.0µA V DD = 15V , V IN = 15V0.310−50.3 1.0µA C IN Input Capacitance Any Input (Note 3)7.5pFP TT otal Power Dissipationf o = 10 kHz, R1 = 1 M Ω,R2 = ∞, ςΧΟΙΝ = ς∆∆/2V DD = 5V 0.07mW V DD = 10V 0.6mW V DD = 15V2.4mW 4C D 4046B CAC Electrical Characteristics (Note 5)T A = 25°C, C L = 50 pF Symbol Parameter Conditions Min Typ Max UnitsVCO SECTION I DDOperating Currentf o = 10 kHz, R1 = 1 M Ω,R2 = ∞, ςΧΟΙΝ = ς∆∆/2V DD = 5V 20µA V DD = 10V 90µA V DD = 15V200µAf MAXMaximum Operating FrequencyC1 = 50 pF , R1 = 10 k Ω,R2 = ∞, ςΧΟΙΝ = ς∆∆V DD = 5V 0.40.8MHz V DD = 10V 0.6 1.2MHz V DD = 15V1.01.6MHzLinearityVCO IN = 2.5V ±0.3V ,R1 ≥ 10 k Ω, V DD = 5V1%VCO IN = 5V ±2.5V ,R1 ≥ 400 k Ω, V DD = 10V 1%VCO IN = 7.5V ±5V ,R1 ≥ 1 M Ω, V DD = 15V1%T emperature-Frequency Stability %/°C ∝1/φ. ς∆∆No Frequency Offset, f MIN =R2= ∞V DD = 5V 0.12–0.24%/°C V DD = 10V 0.04–0.08%/°C V DD = 15V0.015–0.03%/°C Frequency Offset, f MIN ≠ 0V DD = 5V 0.06–0.12%/°C V DD = 10V 0.05–0.1%/°C V DD = 15V0.03–0.06%/°C VCO INInput ResistanceV DD = 5V 106M ΩV DD = 10V 106M ΩV DD = 15V106M ΩVCOOutput Duty CycleV DD = 5V 50%V DD = 10V 50%V DD = 15V50%t THL VCO Output Transition TimeV DD = 5V 90200ns t THLV DD = 10V 50100ns V DD = 15V4580nsPHASE COMPARATORS SECTION R INInput Resistance Signal InputV DD = 5V 13M ΩV DD = 10V 0.20.7M ΩV DD = 15V0.10.3M ΩComparator InputV DD = 5V 106M ΩV DD = 10V 106M ΩV DD = 15V106M ΩAC-Coupled Signal Input Voltage SensitivityC SERIES = 1000 pF f = 50 kHz V DD = 5V 200400mV V DD = 10V 400800mV V DD = 15V7001400mVCD4046BCAC Electrical Characteristics(Continued)Note 5: AC Parameters are guaranteed by DC correlated testing.Phase Comparator State DiagramsFIGURE 2.SymbolParameterConditionsMinTypMaxUnitsDEMODULATOR OUTPUT VCO IN −V DEMOffset VoltageRS ≥ 10 k Ω, V DD = 5V 1.50 2.2V RS ≥ 10 k Ω, V DD = 10V 1.50 2.2V RS ≥ 50 k Ω, V DD = 15V1.502.2VLinearityRS ≥ 50 k ΩVCO IN = 2.5V ±0.3V , V DD = 5V 0.1%VCO IN = 5V ±2.5V , V DD = 10V 0.6%VCO IN = 7.5V ±5V , V DD = 15V0.8%ZENER DIODE V Z Zener Diode Voltage I Z = 50 µA 6.37.07.7V R ZZener Dynamic ResistanceI Z = 1 mA100Ω 6C D 4046B CTypical WaveformsFIGURE 3. Typical Waveform Employing Phase Comparator I in Locked ConditionFIGURE 4. Typical Waveform Employing Phase Comparator II in Locked ConditionCD4046BCTypical Performance CharacteristicsTypical Center Frequency vs C1for R1 = 10 k Ω, 100 k Ω and 1 M ΩFIGURE 5.Typical Frequency vs C1for R2 = 10 k Ω, 100 k Ω and 1 M ΩFIGURE 6.Note: To obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (Total) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ). 8C D 4046B CTypical fMAX /f MIN vs R2/R1FIGURE 7.Typical VCO Power Dissipation at Center Frequency vs R1FIGURE 8.Note: T o obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (T otal) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ).CD4046BCTypical VCO Power Dissipation at f MINvs R2FIGURE 9.Typical Source Follower Power Dissipation vs R SFIGURE 10.Note: To obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (Total) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ). 10C D 4046B CFIGURE 11. Typical VCO Linearity vs R1 and C1Note: T o obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (T otal) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ).CD4046BCDesign InformationThis information is a guide for approximating the value ofexternal components for the CD4046B in a phase-locked-loop system. The selected external components must bewithin the following ranges: R1, R2 ≥ 10 kΩ, R S≥ 10 kΩ,C1 ≥ 50 pF.In addition to the given design information, refer to Figure5, Figure 6, Figure 7 for R1, R2 and C1 component selec-tions.Using Phase Comparator I Using Phase Comparator II Characteristics VCO Without Offset VCO With Offset VCO Without Offset VCO With OffsetR2 =∞R2 =∞VCO FrequencyFor No Signal Input VCO in PLL system will adjust VCO in PLL system will adjust toto center frequency, f o lowest operating frequency, f min Frequency Lock 2 f L= full VCO frequency rangeRange, 2 f L 2 f L= f max− f minFrequency CaptureRange, 2 f CLoop Filter ComponentSelectionFor 2 f C, see Ref.f C= f LPhase Angle Between90° at center frequency (f o), approximating Always 0° in lockSingle and Comparator0° and 180° at ends of lock range (2 f L)Locks on Harmonics Y es Noof Center FrequencySignal Input Noise High LowRejection 12C D 4046B CReferencesG.S. Moschytz, “Miniaturized RC Filters Using Phase-Locked Loop”, BSTJ, May, 1965.Floyd Gardner, “Phaselock Techniques”, John Wiley & Sons, 1966.Using Phase Comparator IUsing Phase Comparator IICharacteristics VCO Without OffsetVCO With OffsetVCO Without OffsetVCO With OffsetR2 = ∞R2 = ∞VCO Component SelectionGiven: f o .Given: f o and f L .Given:f max .Given: f min and f max .Use f o with Calculate f min Calculate f o from Use f min with Figure 5 tofrom the equation the equationFigure 6 todetermine R1 and C1.f min = f o − f L .to determine R2 and e f min with Figure 6 to determine R2 and C1.CalculateUse f o with Figure 5 toCalculatedetermine R1 and C1.Usewith Figure 7from the equationto determine ratio R2/R1 to obtain R1.Usewith Figure 7to determine ratio R2/R1 to obtain R1. CD4046BCPhysical Dimensions inches (millimeters) unless otherwise noted16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow BodyPackage Number M16AF a irch ild d o e s n o t a ssu m e a n y re spo n sib ility fo r u se o f a n y circu itry de scrib e d , n o circu it pa ten t lice nse s a re im p lie d a nd F a irch ild re se rv e s the rig h t a t a n y tim e w ith ou t n o tice to cha n g e sa id circu itry an d sp e cifica tio n s.C D 4046B C M i c r o p o w e r P h a s e -L o c k e d L o o pLIFE SUPPORT POLICYFAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein:1.Life support devices or systems are devices or systemswhich, (a) are intended for surgical implant into thebody, or (b) support or sustain life, and (c) whose failureto perform when properly used in accordance withinstructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to the user.2. A critical component in any component of a life support device or system whose failure to perform can be rea-sonably expected to cause the failure of the life support device or system, or to affect its safety or Physical Dimensions inches (millimeters) unless otherwise noted (Continued)16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” WidePackage Number N16E。

锁相环工作原理锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。

其作用是使得电路上的时钟和某一外部时钟的相位差同步。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

锁相环路是一个相位反馈自动控制系统。

它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。

锁相环的工作原理：1. 压控振荡器的输出经过采集并分频；2. 和基准信号同时输入鉴相器；3. 鉴相器通过比较上述两个信号的相位差(注顾名思义为相位差,非频率差)，然后输出一个直流脉冲电压；4. 控制VCO，使它的频率改变；5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

锁相环可用来实现输出和输入两个信号之间的相位差同步。

当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。

这时，压控振荡器按其固有频率fv进行自由振荡。

当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。

如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。

环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。

4046芯片4046芯片是一种多功能模拟数字转换器（ADC）和数字模拟转换器（DAC）芯片。

它由一组数字逻辑门和放大器组成，用于实现信号的模拟和数字转换。

4046芯片可用于多种应用，例如锁相环（PLL）电路、频率合成器、频率跟踪器、数码相位锁定环路（DPLL）等。

它能够将模拟信号转换为数字信号，并将数字信号转换为模拟信号。

以下是关于4046芯片的详细介绍。

1. 锁相环（PLL）电路：4046芯片可用作PLL电路的核心部件。

它可以实现频率合成、频率跟踪和相位锁定等功能。

通过调整输入信号和参考信号之间的相位差，4046芯片可以将输入信号锁定到参考信号的相位和频率。

2. 频率合成器：4046芯片可以生成稳定的高频信号。

它可以将低频信号调制到高频，并通过调整振荡器的控制电压来实现频率的调节。

这使得4046芯片非常适合用于射频电路、电视和广播设备等领域。

3. 频率跟踪器：4046芯片可以实现信号的频率跟踪和锁定。

它可以将一个输入信号的频率转换为数字信号，并通过反馈机制来调整输入信号的频率，使其与参考信号的频率保持同步。

4. 数码相位锁定环路（DPLL）：4046芯片可以用作数码相位锁定环路的核心元件。

数码相位锁定环路是一种常用的时钟恢复和时钟提取技术，可用于数据通信设备和数字音视频设备中。

4046芯片可以将失真的时钟信号转换为稳定的时钟信号，并通过反馈机制来实现时钟的同步和提取。

除了以上应用，4046芯片还具有以下特点：1. 高精度：4046芯片具有很高的精度和稳定性，可以实现精确的模拟和数字信号转换。

2. 宽电压范围：4046芯片的工作电压范围通常为3V至15V，使其能够适应不同的应用需求。

3. 多功能性：4046芯片支持多种功能，如锁相环、频率合成和频率跟踪等。

这使得它成为设计各种电子设备的理想选择。

总结而言，4046芯片是一种功能强大的模拟数字转换器和数字模拟转换器芯片。

它可以应用于锁相环电路、频率合成器、频率跟踪器和数码相位锁定环路等多种应用领域。

CD4046中文资料
锁相环CD4046为数字锁相环(PLL)芯片，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。

它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO 产生50% 占空比的方波，输出电平可与TTL电平或CMOS 电平兼容。

同时，它还具有相位锁定状态指示功能。

信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。

PDI由异或门构成，具有三角形鉴相特性。

它要求两个输入信号均为50%占空比的方波。

当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI 由异或门构成，具有三角形鉴相特性。

它要求两个输入信号均为50%占空比的方波。

当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。

通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ。

R1 、R2、C确定VCO 频率范围。

R1控制最高频率，R2控制最低频率。

R2=∞时，最低频率为零。

无输入信号时，PDⅡ将VCO调整到最低频率。

锁相环CD4046的一个重要功能是：内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。

当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。

CD4046内部结构图。

锁相环原理
锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、电子设备中
的控制系统，它可以将输入信号的相位和频率锁定在特定的数值上。

锁相环由相位比较器、环路滤波器、控制电压发生器、振荡器等组成，通过这些部件的协同作用，实现了对输入信号的跟踪和控制。

下面我们将详细介绍锁相环的工作原理。

首先，锁相环的核心部件是相位比较器，它用来比较输入信号和反馈信号的相
位差，并输出一个误差信号。

这个误差信号随后被送入环路滤波器，滤波器起到平滑误差信号的作用，使得控制电压发生器的输出更加稳定。

控制电压发生器产生的电压信号会调节振荡器的频率，从而使得反馈信号的相位和频率与输入信号保持一致。

在锁相环运行过程中，当输入信号的频率发生变化时，相位比较器会检测到相
位差的变化，并产生相应的误差信号，通过环路滤波器和控制电压发生器的调节，最终使得振荡器的频率跟随输入信号的变化而变化，从而实现了频率的锁定。

同样，当输入信号的相位发生变化时，相位比较器也会产生误差信号，通过控制电压发生器调节振荡器的相位，实现相位的锁定。

除了频率和相位的锁定外，锁相环还具有频率合成、信号再生、时钟提取等功能。

通过合理设计锁相环的参数和部件，可以实现对不同频率、不同相位的信号进行跟踪和控制，从而满足各种通信和控制系统的需求。

总之，锁相环作为一种重要的控制系统，在现代通信、电子设备中得到了广泛
的应用。

它通过精密的相位比较和频率调节，实现了对输入信号的跟踪和锁定，为各种信号处理和控制提供了可靠的技术支持。

希望通过本文的介绍，读者对锁相环的工作原理有了更深入的了解。

锁相环(pll)的工作原理英文回答：A phase-locked loop (PLL) is a control system that is widely used in electronic circuits to synchronize the phase and frequency of an output signal with that of a reference signal. It consists of three main components: a voltage-controlled oscillator (VCO), a phase detector, and a loop filter.The working principle of a PLL can be explained in the following steps:1. Phase Detection: The phase detector compares the phase of the reference signal with that of the output signal from the VCO. It generates an error signal that represents the phase difference between the two signals.2. Frequency Control: The error signal is filtered by the loop filter to remove any unwanted noise and to providea smooth control signal. This control signal is then applied to the VCO, which adjusts its frequency based on the control input.3. Phase Comparison: The output signal from the VCO is again compared with the reference signal, and the process of phase detection and frequency control is repeated. This feedback loop continues until the phase difference between the two signals is minimized.4. Locking: Once the phase difference is reduced to zero, the PLL is said to be locked. At this point, the output signal is in sync with the reference signal, and the VCO maintains a stable frequency and phase relationship with the input signal.The PLL can be used in various applications, such as clock synchronization, frequency synthesis, and demodulation. It provides a reliable and accurate methodfor maintaining phase and frequency coherence between different signals.中文回答：锁相环（PLL）是一种广泛应用于电子电路中的控制系统，用于将输出信号的相位和频率与参考信号同步。

外文资料Phase-locked loop Technology ：A phase-locked loop or phase lock loop (PLL) is a control system that generates a signal that has a fixed relation to the phase of a "reference" signal. A phase-locked loop circuit responds to both the frequency and the phase of the input signals, automatically raising or lowering the frequency of a controlled oscillator until it is matched to the reference in both frequency and phase. A phase-locked loop is an example of a control system using negative feedback. In the order of the PLL is the way of made the frequency stability in the send up wireless,include VCO and PLL integrated circuits,VCO send up a signal,some of the signal is output,and the other through the frequency division with PLL integrated circuits generate the local signal making compared.In the order to remain the same,it’s must be remain the phase displacement same.If the phase displacement have some changes,the output of the PLL integrated circuits have some changes too,to controlle VCO until phase diffe rence to restore,make both cotrolled oscillator’s frequency and phase with input signal which is close-loop electronic circuit keep firm relationship.Phase-locked loops are widely used in radio, telecommunications, computers and other electronic applications. They may generate stable frequencies, recover a signal from a noisy communication channel, or distribute clock timing pulses in digital logic designs such as microprocessors. Since a single integrated circuit can provide a complete phase-locked-loop building block, the technique is widely used in modern electronic devices, with output frequencies from a fraction of a cycle per second up to many gigahertz.Earliest research towards what became known as the phase-locked loop goes back to 1932, when British researchers developed an alternative to Edwin Armstrong's superheterodyne receiver, the Homodyne. In the homodyne or synchrodyne system, a local oscillator was tuned to the desired input frequency and multiplied with the input signal. The resulting output signal included the original audio modulation information.The intent was to develop an alternative receiver circuit that required fewer tuned circuits than the superheterodyne receiver. Since the local oscillator would rapidly drift in frequency, an automatic correction signal was applied to the oscillator, maintaining it in the same phase and frequency as the desired signal. The technique was described in 1932, in a paper by H.de Bellescise, in the French journal Onde Electrique.In analog television receivers since at least the late 1930s, phase-locked-loop horizontal and vertical sweep circuits are locked to synchronization pulses in the broadcast signal. When Signetics introduced a line of monolithic integrated circuits that were complete phase-locked loop systems on a chip in 1969, applications for the technique multiplied. A few years later RCA introduced the "CD4046" CMOS Micropower Phase-Locked Loop, which became a popular integrated circuit. Applications：Phase-locked loops are widely used for synchronization purposes; in space communications for coherent carrier tracking and threshold extension, bit synchronization, and symbol synchronization. Phase-locked loops can also be used to demodulate frequency-modulated signals. In radio transmitters, a PLL is used to synthesize new frequencies which are a multiple of a reference frequency, with the same stability as the reference frequency.Clock recovery ：Some data streams, especially high-speed serial data streams (such as the raw stream of data from the magnetic head of a disk drive), are sent without an accompanying clock. The receiver generates a clock from an approximate frequency reference, and then phase-aligns to the transitions in the data stream with a PLL. This process is referred to as clock recovery. In order for this scheme to work, the data stream must have a transition frequently enough to correct any drift in the PLL's oscillator. Typically, some sort of redundant encoding is used; 8B10B is very common.Deskewing ：If a clock is sent in parallel with data, that clock can be used to sample the data.Because the clock must be received and amplified before it can drive the flip-flops which sample the data, there will be a finite, and process-, temperature-, and voltage-dependent delay between the detected clock edge and the received data window. This delay limits the frequency at which data can be sent. One way of eliminating this delay is to include a deskew PLL on the receive side, so that the clock at each data flip-flop is phase-matched to the received clock. In that type of application, a special form of a PLL called a Delay-Locked Loop (DLL) is frequently used.Clock generation：Many electronic systems include processors of various sorts that operate at hundreds of megahertz. Typically, the clocks supplied to these processors come from clock generator PLLs, which multiply a lower-frequency reference clock (usually 50 or 100 MHz) up to the operating frequency of the processor. The multiplication factor can be quite large in cases where the operating frequency is multiple gigahertz and the reference crystal is just tens or hundreds of megahertz.Spread spectrum：All electronic systems emit some unwanted radio frequency energy. Various regulatory agencies (such as the FCC in the United States) put limits on the emitted energy and any interference caused by it. The emitted noise generally appears at sharp spectral peaks (usually at the operating frequency of the device, and a few harmonics).A system designer can use a spread-spectrum PLL to reduce interference with high-Q receivers by spreading the energy over a larger portion of the spectrum. For example, by changing the operating frequency up and down by a small amount (about 1%), a device running at hundreds of megahertz can spread its interference evenly over a few megahertz of spectrum, which drastically reduces the amount of noise seen by FM receivers which have a bandwidth of tens of kilohertz.中文翻译锁相环技术：锁相环或锁相回路（PLL）是一个信号控制系统，即用来锁定一系列的“参考”信号。

锁相环工作原理锁相环（PLL）是一种常见的控制系统，用于同步电路中的时钟和数据信号。

它的工作原理涉及到频率比较器、相位检测器、环路滤波器和振荡器等元件，通过这些元件的相互作用，锁相环可以实现信号的精准同步和稳定输出。

接下来，我们将详细介绍锁相环的工作原理。

首先，锁相环的核心部分是频率比较器，它用来比较输入信号和反馈信号的频率差异。

当两者频率不一致时，频率比较器会输出一个误差信号，这个误差信号将被送入相位检测器。

相位检测器的作用是将误差信号转换成相位差，然后送入环路滤波器。

环路滤波器用来滤除误差信号中的高频成分，同时增强低频成分，以保证锁相环的稳定性和收敛速度。

经过环路滤波器处理后的信号将被送入振荡器，振荡器的频率和相位将根据输入信号和反馈信号的比较结果进行调整，最终实现输入信号和反馈信号的同步。

除了频率比较器、相位检测器、环路滤波器和振荡器外，锁相环还包括分频器和反馈回路。

分频器用来将振荡器的输出信号分频，以生成反馈信号；反馈回路则将反馈信号送回频率比较器，形成闭环控制系统。

总的来说，锁相环的工作原理是通过不断比较输入信号和反馈信号的频率差异，将误差信号转换成相位差，经过滤波和调整后最终实现信号的同步。

它在通信、控制系统和数字信号处理等领域有着广泛的应用，能够提高系统的稳定性和抗干扰能力。

在实际应用中，锁相环的参数调节和设计是非常重要的，需要根据具体的系统要求和信号特性进行合理选择和优化。

同时，锁相环也存在一些问题，如振荡器的相位噪声、环路滤波器的稳定性等，需要在设计和实现中加以考虑和解决。

综上所述，锁相环作为一种重要的同步控制系统，在电子领域有着广泛的应用。

通过频率比较器、相位检测器、环路滤波器和振荡器等元件的相互作用，锁相环可以实现信号的精准同步和稳定输出，为各种电子设备和系统提供了可靠的时钟和数据同步功能。

锁相环的工作原理
锁相环（Phase-Locked Loop，简称PLL）是一种电子控制系统，其工作原理基于将输入信号与本地产生的参考信号进行比较，并通过反馈回路来调整本地信号的相位和频率，使其与输入信号保持同步。

锁相环的主要组成部分包括一个相位比较器、一个低通滤波器、一个电压控制振荡器（Voltage Controlled Oscillator，简称VCO）以及一个分频器。

工作原理如下：
1. 输入信号（参考信号）与VCO产生的本地信号经过相位比
较器比较，产生一个误差信号（Phase Error）；
2. 误差信号经过低通滤波器滤波，去除高频噪声，获取平均的误差信息；
3. 通过反馈回路将滤波后的误差信号输入VCO，控制其生成
的本地信号的相位和频率；
4. VCO的输出信号经过分频器分频后反馈给相位比较器作为
参考信号，与输入信号进行比较，进一步调整VCO的输出；5. 当输入信号与本地信号的相位差为零时，锁相环达到稳定状态，本地信号的相位和频率与输入信号保持同步。

通过不断比较误差并进行反馈调整，锁相环可以实现对输入信号的追踪或跟踪，使得本地信号的相位和频率能够与输入信号精确同步，并在某个稳态时保持稳定。

锁相环在电子通信、数字信号处理、频率合成等领域有广泛应用。

摘要测量汽车转速是车辆工程重要组成部分。

本文是基于利用数字锁相环4046的锁相和压控振荡原理配合合理的传感器采集信号。

本文是利用点火信号的磁电感应转换而来的转速信号，然后经过限幅和电压比较将信号转换成方波即脉冲的形式，经过处理后的信号送给数字锁相环4046的输入信号端口，采用4046的第二相位比较器，当输出信号的相位与输入信号的相位差恒定时，输出信号频率为输入信号频率的整数倍。

频率大小取决于相位比较器的输出信号经低通滤波处理后的电压和6、7管脚间的电容和11、12管脚上外接的电阻的大小。

4046的输出信号经计数器计数，数据锁存后，送给译码电路，译码输出驱动共阴极发光二极管，直接显示测量结果。

本文的方案将用于不同气缸的汽车转速的测量，具有一定的实用价值和应用前景。

关键词：信号转换，压控振荡，相位差，低通滤波，测量转速AbstractMeasuring vehicle speed vehicles is an important component of the project. This paper is based on the use of digital PLL lock-in the 4046 and VCO with the principle of reasonable acquisition sensor signal.This is the use of the ignition signal magnetic induction converted speed signals Then after limiting and voltage comparator of the square wave signal isconverted into the form of pulses, After treatment, the signal given to the 4,046 DPLL input signal ports, The use of 4046 compared with the second phase, when the output signal phase of the input signal with a constant phase difference, output signal frequency of the input signal frequency integer multiples. Frequency depends on the size of phase comparison of the output signal by the low-pass filter after the voltage and 6, 7 pin capacitance between the pin on 11, 12 and the external resistor size. 4046 output signal Counting, data latches, gave decoding circuit, Decoding the total output driving LED cathode direct measurement results show.In this paper, the program will be used for different cylinder motor speed measurement, has some practical value and prospects.第一章 引言1.1锁相环基本原理一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，Ud = Kd (θi –θo) U F = Ud F （s ）θi θo 图11.1.1．鉴相器（PD ）构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。

锁相环(pll)的工作原理Download tips: This document is carefully compiled by this editor. I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you! In addition, this shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts, other materials and so on, want to know different data formats and writing methods, please pay attention!锁相环（PLL）是一种控制系统，用于保持输入信号和参考信号之间的相位和频率同步。

PLL广泛应用于通信系统、数字信号处理、频率合成、时钟恢复等领域。

锁相环的工作原理可以简单地分为四个步骤：相位检测、数字控制、频率合成和反馈调节。

下面将详细解释每个步骤的工作原理。

首先是相位检测阶段。

在锁相环中，相位检测器用于比较输入信号和参考信号之间的相位差。

最常见的相位检测器是乘法器，它将输入信号和参考信号相乘产生一个误差信号。

锁相环(PLL)的工作原理1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。

锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图8-4-1所示。

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。

2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。

鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。

则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。

即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为:（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）。

低通滤波器三部分组成,如下所示。

〈CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1。

VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。

下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

〈CD4046引脚图〉CD4046典型应用电路。

图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。

本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。

电路包括两个不同的鉴相器和一个VCO 。

另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。

用户必须提供环路滤波器。

4046具有高输入阻抗和低输出阻抗，容易选择外围元件。

注意事项1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。

对 某样东西还没有充分分析之前，不要去尝试制作它。

在开始实验之前要通读本文。

2. 在实验第一部分得到的数据要用来完成实验的其它任务。

所以要仔细对待这部分内容。

3. 小心操作4046芯片，CMOS 集成电路很容易损坏。

避免静电释放，使用10k Ω电阻 把信号发生器的输出耦合到PLL 。

在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。

要避免将输出端对电源或对地短路，TTL 门电 路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。

CMOS 输出也没有能力驱动电容负载。

VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。

1 VCO 工作原理阅读数据手册中的电路描述。

VCO 常数（0K 单位为弧度/秒-伏）是工作频率变化与输入电压（引脚9上）变化之比值。

测量出0K ，即，画出输出频率关于输入电压的曲线。

确认数据范围要覆盖5kHz 到50kHz 。

对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。

测量VCO 输出的上升和下降时间，研究电容性负载的影响。

2 无源环路滤波器无源环路滤波器位于鉴相器输出与VCO 输入之间。

此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。

通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。

但另外一方面，有源滤波器可以提供更优越的性能。

2.1 相位比较器首先来看一下4046的相位比较器II 的输出。

cd4046原理CD4046是一种常用的集成电路，用于频率锁定环路和相位比较器。

它由一个VCO（Voltage Controlled Oscillator）和两个相位比较器组成。

我们来了解一下CD4046的基本原理。

CD4046是一种锁相环（PLL）电路，它可将输入信号锁定在特定的频率上。

PLL是一种负反馈控制系统，它通过调整输出信号的相位和频率来与输入信号保持一致。

CD4046的输入信号经过一个相位比较器与VCO的输出信号进行比较，然后通过一个滤波器对比较结果进行平滑处理，最后输出给VCO进行频率调整。

CD4046中的相位比较器有两个，分别为相位比较器1和相位比较器2。

相位比较器1用于锁定输入信号的相位，相位比较器2用于锁定输入信号的频率。

相位比较器1的输出信号经过一个低通滤波器来获得一个平均值，然后输入给VCO进行频率调整。

相位比较器2的输出信号则直接输入给VCO进行相位调整。

CD4046中的VCO是一个电压控制的振荡器，它的频率可以通过控制输入信号的电压来调整。

VCO的输出信号经过一个分频器后又反馈给相位比较器1和相位比较器2，形成一个闭环控制系统。

当输入信号的频率与VCO的输出频率不一致时，相位比较器1和相位比较器2会产生不同的输出信号，通过调整VCO的频率和相位，使得两个输入信号保持一致。

CD4046的频率锁定环路具有很多应用。

一种常见的应用是频率合成器，它可以将一个稳定的参考信号通过CD4046锁定在所需的频率上，用于无线电调谐器和通信系统中。

另一种应用是相位比较器，它可以用于数字通信系统中的时钟恢复和数据同步。

总结一下，CD4046是一种用于频率锁定环路和相位比较器的集成电路，它通过相位比较器和VCO的组合来实现输入信号的锁定。

CD4046广泛应用于无线电调谐器、通信系统和数字通信系统等领域。

通过对CD4046的深入了解，我们可以更好地理解和应用这一集成电路。

锁相环外文参考文献译文及原文目录外文参考文献译文1锁相环 (1)1.1锁相特性 (1)1.2历史与应用 (2)1.3其它应用 (4)2光通信元件 (5)2.1光纤 (5)2.2调制器和检测器 (6)外文参考文献原文1Phase Lock Loop (9)1.1Nature of Phaselock (9)1.2History and Application (10)1.3Other Applications (13)2Optical Communication Components (14)2.1The Optical Fiber (14)2.2Modulators and Detectors (17)1锁相环1.1锁相特性锁相环包含三个组成部分：1、相位检测器（PD）。

2、环路滤波器。

3、压控振荡器（VCO），其频率由外部电压控制。

相位检测器将一个周期输入信号的相位与压控振荡器的相位进行比较。

相位检测器的输出是它两个输入信号之间相位差的度量。

差值电压由环路滤波后，再加到压控振荡器上。

压控振荡器的控制电压使频率朝着减小输入信号与本振之间相位差的方向改变。

当锁相环处于锁定状态时，控制电压使压控振荡器的频率正好等于输入信号频率的平均值。

对于输入信号的每一周期，振荡器输出也变化一周，且仅仅变化一周。

锁相环的一个显而易见的应用是自动频率控制（AFC）。

用这种方法可以获得完美的频率控制，而传统的自动频率控制技术不可避免地存在某些频率误差。

为了保持锁定环路所需的控制电压，通常要求相位检测器有一个非零的输出，所以环路是在有一些相位误差条件下工作的。

不过实际上对于一个设计良好的环路这种误差很小。

一个稍微不同的解释可提供理解环路工作原理的更好说明。

让我们假定输入信号的相位或频率上携带了信息，并且此信号不可避免地受到加性噪声地干扰。

锁相接收机的作用是重建原信号而尽可能地去除噪声。

为了重建原始信号，接收机使用一个输出频率与预计信号频率非常接近的本机振荡器。