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基于FPGA的数字脉冲压缩系统实现O 引言脉冲压缩体制在现代雷达中被广泛采用，通过发射宽脉冲来提高发射的平均功率，保证足够的作用距离；接收时则采用相应的脉冲压缩算法获得脉宽较窄的脉冲，以提高距离分辨力，从而能够很好地解决作用距离和距离分辨力之间的矛盾问题。
线性调频(LFM)信号通过在宽脉冲内附加载波线性调制以扩展信号带宽，从而获得较大的压缩比。
所需匹配滤波器对回波信号的多普勒频移不敏感，因此LMF 信号在日前许多雷达系统中仍在广泛使用。
本文基于快速傅里叶IP 核可复用和重配置的特点，实现一种频域的FPGA 数字脉压处理器，能够完成正交输入的可变点LFM 信号脉冲压缩，具有设计灵活，调试方便，可扩展性强的特点。
1 系统功能硬件实现方法该系统为某宽带雷达系统的数据采集和数字脉冲压缩部分。
系统要求在1 个脉冲重复周期(PRT)内完成距离通道的数据采集及1 024 点的数字脉冲压缩，并在当前PRT 将脉压结果传送至DSP，其硬件结构如图1 所示。
数据采集系统主要包括前端的运算放大器和模／数转换器。
运算放大器选用ADI 公司的AD8138，将输入信号由单端转换为差分形式以满足ADC 的输入需求，并且消除共模噪声的影响。
模／数转换器选用TI 公司的ADS5500，具有14 b 的分辨率和125 MSPS 的最高采样率，用来对输入LFM 信号进行60 MHz 的高速采样。
数字脉冲压缩模块在FPGA 中实现，FPGA 选用Xilinx 公司的XQ2V1000 芯片。
在对输入采样数据进行脉冲压缩后，结果存储于FPGA 片内的双口RAM 中，并向DSP 发送中断信号。
DSP 在接收到中断信号后读取RAM 中的脉压数据进行主处理。
2 脉冲压缩模块的设计和实现2．1 脉冲压缩原理数字脉冲压缩技术是匹配滤波和相关接收理论的实际应用，频域的匹配。
华中科技大学硕士学位论文基于FPGA的脉冲压缩系统研究与实现姓名：***申请学位级别：硕士专业：通信与信息系统指导教师：***20090525摘要脉冲压缩主要应用于现代雷达上进行距离探测和目标识别。
Woodward从理论上完善了脉冲压缩的思想，提出了通过匹配滤波来对大时带积信号进行压缩，就可以获得输出的窄脉冲。
采用宽脉冲是为了提高发射的平均功率，来保证作用距离，而在接收时通过脉冲压缩获得窄脉冲，从而提高距离分辨力，这样就可以很好的解决雷达作用距离和分辨力的矛盾。
目前国内的数字脉压系统大部分都是采用DSP做为核心处理芯片，并且同时用多块DSP进行运算来达到提高处理速度的目的，不过这种做法系统结构比较复杂、精度不好保证，无法达到现代雷达的要求。
本课题的主要目的是以FPGA做为核心处理芯片，研究出结构简单、处理速度快、精度较高的实时脉压系统。
在本文中，首先对脉冲压缩系统进行了介绍，包括线性调频信号的一些特点，线性调频信号的匹配滤波和旁瓣抑制的概念，再就是脉冲压缩的具体原理和实现方法；随后对本文中涉及到的项目指标和要求进行了介绍，并且针对课题指标提出了理论上的总体方案和算法，并且采用MATLAB对该算法进行了仿真，给出仿真结果与系统要求的比较；接下来就是对本方案中所采用的硬件平台进行了简单介绍，包括A/D和FPGA的选择，并结合系统指标对选择器件的原因进行了详细的解释；然后就是对项目的理论方案和算法在FPGA上的实现进行了详细的分析和论证，包括算法的具体实现方法，在FPGA的实现过程中资源和时间的平衡，各个模块的功能以及程序的总体结构；在最后则对项目的最终平台进行了测试，并且给出了测试方法和结果。
本文研究的基于FPGA的脉压系统作为预研课题达到了要求，并为以后的具体应用做了技术积累。
关键词：线性调频脉冲压缩频域处理 FPGAAbstractPulse compression is mainly used in modern radar for distance detection and target recognition. Woodward perfect the idea of pulse compression in theory, he proposed that using matched filter to compress signal with large time and freqnecy band, the output pulse can be narrow. The use of wide pulse is to increase the average power launched to ensure the distance the radar can detect, and the receiver use pulse compression to obtain a narrow pulse which increase the distance resolution, so that the contradiction between distance and resolution can be solved.At present, most of the pulse compression systems in our country ues DPS as the main process chip and use DSPs in parallel to calculate in order to achieve higher processing speedBbut the structure of the system will be complex and accuracy can not be guaranteed, which will not meet the requirements of modern radar. The main purpose of this subject is to develop a simple structure, fast processing speed and high precision real-time pulse compression system based on FPGA as the core processing chip.In this article, pulse compression system is first introduced, including characteristics of linear frequency modulation signals, the match filter of linear frequency modulated signal, and the concept of sidelobe suppression and the principle of pulse compression with its methods of realization. Then it introduced the targets and requirements involved in this project, and proposed theoretical plan and algorithm of the program, and the use of MATLAB simulation of the algorithm, simulation results are given in comparison with the system requirements. The next is a simple introduction to the hardware platform used in this project, including A / D and FPGA selection and the detailed explanation for selection combined with project requirements. Then is the detailed analysis and verification of the FPGA implemention of the theoretical program and algorithm, including the specific algorithm implementation, the realization of balance between FPGA resources and timing, and the function of each module,as well as the overall structure of the program procedure. In the final is the test of the ultimate platform for the project with test methods and results.In this article, the FPGA-based pulse compression system reached the requirement as a pre-research subject and does a technology accumulation.for future application.Keywords：Linear Frequency Modulation, Pulse Compression,Frequency-domain Process, FPGA独创性声明本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。
基于FPGA的浮点运算器IP核的设计与实现摘要
本文介绍了基于FPGA的浮点运算器IP核的设计与实现。
在实现过程中，我们采用Verilog HDL实现了一个32位浮点运算器的IP核，它能提
供执行加法、减法、乘法、除法以及规范化的功能，并具有很高的精确度。
在Xilinx FPGAs上实现，该IP核实现了高性能和可靠性。
实验结果表明，这种FPGA浮点运算器IP核的性能可以满足各种应用需求。
关键词：FPGA；浮点运算；IP核；Verilog HDL
1. Introduction
随着技术的发展，浮点运算在计算机体系结构中越来越重要。
它不仅
可以提高运算精度，而且可以准确表达计算机的结果。
为了实现高质量的
数字信号处理（DSP）系统，FPGA浮点运算器IP核变得越来越重要。
FPGA的浮点运算器IP核提供了一个高性能、可靠的实现环境，使得
浮点运算器在DSP系统中得以良好的应用。
此外，基于FPGA的浮点运算
器IP核还具有可编程性、低功率、灵活性和低成本等优势。
本文讨论了使用Verilog HDL实现基于FPGA的浮点运算器IP核的设
计与实现。
它包括浮点运算器的功能、实现及性能等方面的介绍。
2. Design and Implementation of FPGA Floating Point Unit
2.1 Floating Point Unit Design
在本文中，我们采用Verilog HDL实现了一个具有32位数据宽度的
浮点运算器IP核。
此外，它还具有加法、减法、乘法、除法以及规范化
的功能。
基于FPGA的浮点运算器IP核的设计与实现摘要浮点运算作为数字信号处理的最基本的运算，具备动态范围大的特点，不仅成为衡量微处理器性能的主要指标之一，而且广泛适用于复杂的数学计算、科学应用和工程设计中，随着多媒体技术的蓬勃发展，浮点运算单元的应用范围越来越广泛，它已经走入了千家万户，用来解决复杂的数字图像处理，移动物体模型的建立，三维动画设计与演示等等。
随着FPGA的出现以及EDA技术的成熟，采用FPGA实现数字信号处理的方法已经显示出巨大的潜力，利用FPGA技术设计浮点乘法器可以缩短产品的开发周期。
本设计提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL 语言描述设计文件和原理图方式设计，以Altera公司的Cyclone系列产品为硬件平台，以Quartus为软件工具进行模拟仿真，实现了任意以IEEE754标准表示的23位单精度浮点数的乘法运算。
设计中对阶码的溢出进行了研究并进行了处理，同时对结果进行了规格化处理，通过利用FPGA在线可编程的技术，设计出的浮点乘法器更加方便灵活，克服了专用乘法器的不足，更能广泛的应用到各个领域。
关键词：IEEE754，单精度浮点数，乘法器，硬件描述语言，FPGA，QuartusTHE DESIGN AND IMPLEMENTATION OF FLOATING-POINT UNIT IP CORE BASED ON FPGAABSTRACTAs the most basic operation of digital signal processing, floating-point calculation is equipped with the characteristic of dynamic range, it is not only the main measure of microprocessor performance indexes, but also is widely used in complex mathematical calculation, science applications and engineering design. with the vigorous development of multimedia technology, floating point arithmetic unit has been widely used, and it has come home, been used to solve complex problems, such as digital image processing, the establishment of the moving object model, 3-d animation design and demonstrate, etc. With the maturity of FPGA presence and EDA technology, it has shown great potential to realize digital signal processing by the method of using FPGA, it can cut short the development cycle by using the FPGA technology design floating-point on time-multiplier. The design is proposed based on VHDL language of floating on time-multiplier, the hardware realization method is described with VHDL language schematic design documents and Altera design, by the way the Cyclone series products for hardware platform, with Quartus for software tools for simulation,it realized any twenty-three single precision floating-point multiplication which is in the IEEE754 standard. Design of order yards was studied and spill the processing, and the results are the normalized processing, by using the on-line programmable FPGA technology, design the floating-point greater flexibility on time-multiplier, overcome the deficiency of special on time-multiplier, more can widely used in various fields.KEY WORDS：IEEE754，float，multiplier unit，VHDL，FPGA，Quartus目录前言 (1)第1章绪论 (3)§1.1 引言 (3)§1.2 浮点数的格式 (3)§1.2.1 一般浮点数表示方法 (3)§1.2.2 IEEE754标准表示的浮点数 (4)§1.2.3 浮点数的规格化 (5)§1.2.4 特殊浮点数 (5)§1.3 浮点乘法器的原理 (6)第2章EDA工具介绍 (8)§2.1 EDA技术及其发展 (8)§2.2 EDA设计流程及其工具 (8)§2.2.1 设计流程 (8)§2.2.2 HDL简介 (10)§2.2.3 Quartus II简介 (10)第3章整体框架设计及功能模块介绍 (11)§3.1 设计思路 (11)§3.2 预处理模块 (11)§3.3 定点乘法器 (12)§3.3.1 IEEE754舍入模式 (12)§3.3.2 定点乘法器原理 (13)§3.3.3 定点乘法器模块 (13)§3.4 计算尾数模块 (15)§3.5 计算阶码及溢出处理 (16)§3.5.1 定点加减法原理 (16)§3.5.2 溢出概念与检测方法 (17)§3.5.3 阶码运算原理 (18)§3.5.4 补码模块 (18)§3.5.5 阶码相加模块 (19)§3.5.6 溢出模块 (20)§3.6 数据显示模块 (21)§3.6.1 数据模块 (21)§3.6.2 显示模块 (22)第4章仿真结果及实验验证 (24)§4.1 顶层原理图 (24)§4.2 顶层仿真 (25)§4.2.1 一般情况 (25)§4.2.2 特殊情况 (25)§4.2.3 显示情况 (26)§4.3 引脚锁定 (26)§4.4 硬件平台 (27)§4.4.1 FPGA简介 (27)§4.4.2 芯片选择 (28)§4.5 下载验证 (28)结论 (30)参考文献 (31)致谢 (33)附录 (34)前言21世纪是信息化的时代，信息产业已经成为衡量一个国家经济科技实力的重要标志，集成电路则是信息技术与信息产业的基础，是电子信息产业的命脉。
基于FPGA的浮点运算器IP核的设计与实现基于现场可编程门阵列（FPGA）的浮点运算器，是一种专门设计用于实现浮点数运算的IP核。
浮点运算器在科学计算、数字信号处理（DSP）、图像处理等领域中具有广泛的应用。
本文将探讨基于FPGA的浮点运算器IP核的设计与实现。
首先，我们需要确定浮点运算器的功能要求和性能指标。
常见的浮点运算器包括加法器、乘法器和除法器，它们能够进行浮点数的加法、乘法和除法运算。
浮点运算器的性能指标包括浮点数位数、运算精度、时钟频率、吞吐量、功耗等。
然后，我们可以选择合适的FPGA芯片进行设计。
不同的FPGA芯片具有不同的资源和性能特点，我们需要根据浮点运算器的功能需求和性能指标，选择具备足够资源和性能的FPGA芯片。
接下来，我们需要进行浮点运算器的架构设计。
浮点运算器的架构通常分为两个主要部分：浮点数运算单元和控制单元。
浮点数运算单元包括加法器、乘法器和除法器，它们实现具体的浮点数运算操作。
控制单元用于控制浮点数运算的流程和时序。
在浮点数运算单元的设计中，我们需要选择合适的浮点数格式。
常见的浮点数格式有IEEE754和自定义浮点数格式。
IEEE754浮点数格式是最常用的浮点数表示方法，它包括单精度浮点数（32位）、双精度浮点数（64位）和扩展精度浮点数（80位）。
自定义浮点数格式可以根据具体应用需求设计，例如定点数格式、定点数加浮点数格式等。
浮点运算器的设计可以采用各种硬件实现方法，如组合逻辑电路、查找表、乘法器阵列和流水线等。
我们需要根据浮点数运算的复杂度和性能要求选择合适的实现方法。
对于较复杂的浮点数运算，可以采用流水线架构来实现并发计算，提高性能和吞吐量。
在控制单元的设计中，我们需要确定浮点数运算的流程和时序。
控制单元可以采用状态机的方式实现，它根据具体的浮点数运算操作，生成相应的控制信号，控制浮点数运算单元的工作状态和时序。
最后，我们需要进行浮点运算器的验证和测试。
验证和测试是设计中非常重要的环节，它可以帮助我们发现并修复设计中的错误和缺陷。
线性调频信号基于FPGA IP 核的脉冲压缩设计摘要：为实现线性调频信号的数字脉冲压缩，设计一个FPGA 硬件平台，并着重提出一种基于FPGA IP 核的脉冲压缩设计方法。
针对脉冲压缩进行了理论分析和Matlab 仿真，设计完成后对系统软、硬件进行了全面测试，并根据实测数据对脉冲压缩结果进行了分析。
结果表明，该系统可实现1 024 点的脉冲压缩功能，主副瓣比、主瓣宽度等指标与理论仿真结果一致。
该方法的参数设置灵活，可以简化软件设计，缩短研发周期。
关键词：FPGA；IP 核；脉冲压缩；Matlab0 引言根据雷达分辨理论，为了使雷达作用距离远，同时又具有高的测距精度和好的距离、速度分辨力，雷达发射信号必须是大带宽长脉冲形式。
脉冲压缩过程就是对大时宽带宽积信号在接收时进行匹配滤波，重新调整信号中各频率分量的相对相位以得到窄脉冲信号，从而提高雷达的距离分辨力和测距精度。
由于线性调频信号产生较为方便，而且它对多普勒频率不敏感，因此实际工程中常采用线性调频信号作为脉压信号。
近年来，随着现场可编程门阵列(FPGA)在雷达信号处理中的广泛应用以及FPGA 芯片技术的发展，为大家提供了一种较好解决数字脉压的途径。
其中，利用IP 核设计FPGA 数字系统成为一种趋势，这些知识产权核可以大大简化FPGA 的设计，加快设计速度，缩短研发周期，而且经过不断的优化，IP 核具有了更好的精度和更快的运算速度，实际的工程应用效果很好。
本文以此为出发点，对线性调频信号的脉冲压缩进行了研究，仿真，并提出了一种采用IP 核设计脉冲压缩的方法。
1 线性调频信号的脉冲压缩1．1 脉冲压缩的实现原理脉冲压缩可以采用共轭滤波器对的匹配滤波法和相关处理法。
匹配滤波法对应于频域相乘，相关处理法对应于时域卷积。
依据傅里叶变换理论：时域卷积等效于频域乘积。
因此这两种方法是等效的，只是一种方法在频域实现，而另一种方法在时域实现。
考虑到运。
