第4章VHDL语言基础
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EDA技术与Verilog_HDL(潘松)第四章课后习题答案
图4-27
1位全减器
习
题
x为被减数， y为减数， sub_in为 低位的借 位， diff r为差，su b_out为向 高位的借 位。
x 0 0 0 y 0 0 1 sub_in diffr sub_out 0 1 0 0 1 1 0 1 1
//一个二进制半减器设计进行了阐述
module h_suber(x,y,diff,s_out); input x,y; output diff, s_out; assign diff=x^y; assign s_out=(~x)&y; endmodule
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initialቤተ መጻሕፍቲ ባይዱbegin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
习
题
4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“<=”作为非阻塞式赋值语句的赋值符号，如y<=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻 获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值 语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞 了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非 阻塞的含义可以理解为在执行当前语句时，对于块中的其他语句的执行情况一 律不加限制，不加阻塞。这也可以理解为，在begin_end块中的所有赋值语句都 可以并行运行。
VHDL第4章_全加器
元件例化语句的第二部分则是此元件与当前设计实体(顶层文件 中 元件例化语句的第二部分则是此元件与当前设计实体 顶层文件)中 顶层文件 元件间及端口的连接说明。语句的表达式如下： 元件间及端口的连接说明。语句的表达式如下：
例化名 : 元件名 PORT MAP( [端口名 =>] 连接端口名 连接端口名,...); 端口名
3. 并置操作符 &
以下是一些并置操作示例： 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1'&'0'&d(1)&'1' ; -- 元素与元素并置，并置后的数组长度为 元素与元素并置，并置后的数组长度为4 & & & ... IF a & d = "101011" THEN ... –- 在IF条件句中可以使用并置符 条件句中可以使用并置符
co 0 0 0 1
1位二进制半加器 位二进制半加器
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; ， co, so : OUT STD_LOGIC); END ENTITY h_adder； ； ARCHITECTURE fh1 OF h_adder I BEGIN so <= (a OR b)AND(a NAND b); co <= NOT( a NAND b); END ARCHITECTURE fh1;
2023年大学_EDA技术与VHDL第二版(潘松著)课后习题答案下载
2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。
应用VHDL语言设计八位二进制加法器
返回
§4.2 完成工作任务的引导
一、资讯
要完成应用VHDL语言设计出一个八位二进制加法器，请大家 认真阅读4.3节所介绍的基本内容，并复习3.2节的有关介绍。
二、计划
类似3.2节中提出有3种应用原理图设计输入法实现八位二进制
加法器的方案，应用VHDL语言设计八位二进制加法器也有多种
方案。
第一种方案:以8个全加器为底层模块，用VHDL语言层次设计
法设计八位二进制加法器。
第二种方案:运用在程序包ieee.std_logic_signed中定义
的标准逻辑位矢量的加法来设计八位二进制加法器。
下一页
§4.2 完成工作任务的引导
第三种方案:应用VHDL语言设计法中的LPM方法来设计八位 二进制加法器。
三、决策
第一种方案与第3章的第一种方案相似，其实这种方案不是设计 上最简单的方案，也不是性能最好的方案。但它所应用的层次设计 法是VHDL语言设计中重要的一种方法，建议大家应用这种方法做 一次。
第4章 应用VHDL语言方法设计 八位二进制加法器
【要求】
应用VHDL语言设计八位二进制加法器
【知识点】•ຫໍສະໝຸດ 应用VHDL语言设计八位二进制加法器
•
掌握VHDL语言输入法
•
掌握VHDL语言层次化设计方法
【重点和难点】
应用VHDL语言设计八位二进制加法器
下一页
第4章 应用VHDL语言方法设计 八位二进制加法器
end add4;
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§4.3 相关技术基础知识与基本技能
architecture b of add4 is signal ct:std_logic_vector(6 downto 0); component fulladd is
§4.2 完成工作任务的引导
一、资讯
要完成应用VHDL语言设计出一个八位二进制加法器，请大家 认真阅读4.3节所介绍的基本内容，并复习3.2节的有关介绍。
二、计划
类似3.2节中提出有3种应用原理图设计输入法实现八位二进制
加法器的方案，应用VHDL语言设计八位二进制加法器也有多种
方案。
第一种方案:以8个全加器为底层模块，用VHDL语言层次设计
法设计八位二进制加法器。
第二种方案:运用在程序包ieee.std_logic_signed中定义
的标准逻辑位矢量的加法来设计八位二进制加法器。
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§4.2 完成工作任务的引导
第三种方案:应用VHDL语言设计法中的LPM方法来设计八位 二进制加法器。
三、决策
第一种方案与第3章的第一种方案相似，其实这种方案不是设计 上最简单的方案，也不是性能最好的方案。但它所应用的层次设计 法是VHDL语言设计中重要的一种方法，建议大家应用这种方法做 一次。
第4章 应用VHDL语言方法设计 八位二进制加法器
【要求】
应用VHDL语言设计八位二进制加法器
【知识点】•ຫໍສະໝຸດ 应用VHDL语言设计八位二进制加法器
•
掌握VHDL语言输入法
•
掌握VHDL语言层次化设计方法
【重点和难点】
应用VHDL语言设计八位二进制加法器
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第4章 应用VHDL语言方法设计 八位二进制加法器
end add4;
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§4.3 相关技术基础知识与基本技能
architecture b of add4 is signal ct:std_logic_vector(6 downto 0); component fulladd is
第4章-VHDL顺序语句(4
范围内。下标名若是未明确表达取值旳文字(不可计算
值)，则在综合时，将耗用较多旳硬件资源，且一般情况
下不能被综合。
标识符赋值目旳及数组单元素赋值目旳旳使用实例
见例4.2。
【例4.2】
VARIABLE A，B：STD_LOGIC_VECTOR (1 TO 4)；
A (1 TO 2) := "10" ； -- 等效于A(1):=‘1’， A(2):=‘0’
件句后旳关键词THEN背面旳顺序语句，不然结束该
条件旳执行，或执行ELSIF或ELSE背面旳顺序语句
后结束该条件句旳执行……直到执行到最外层旳END
IF语句，才完毕全部IF语句旳执行。
IF语句常用构造
（1）IF 条件句 Then 顺序语句 ；
END IF ;
（2）IF 条件句 Then 顺序语句 ； ELSE 顺序语句 ； END IF ;
VARIABLE E，F ：STD_LOGIC；
VARIABLE
G ：STD_LOGIC_VECTOR(1 TO 2 )；
VARIABLE
H ：STD_LOGIC_VECTOR(1 TO 4 )；
S <= (‘0’，‘1’，‘0’，‘0’) ；
(A， B， C， D) <= S ； --位置关联方式赋值
变量赋值目旳：= 赋值源； 信号赋值目旳<= 赋值源；
在信号赋值中，需要注意旳是，当在同一进程中，
同一信号赋值目旳有多种赋值源时，信号赋值目旳取
得旳是最终一种赋值源旳赋值，其前面相同旳赋值目
旳则不作任何变化。
【例4.1】 SIGNAL S1，S2：STD_LOGIC； SIGNAL SVEC ：STD_LOGIC_VECTOR(0 TO 7)；
第四章 VHDL语言构造体的描述
例4-4 将上升、下降时间作为类属参数的 二输入与门
ENTITY and2 IS GENERIC (rise，fall： TIME)； PORT ( a，b： IN BIT； c： OUT BIT)； END and2； ARCHITECTURE behave OF and2 IS SIGNAL internal：BIT； BEGIN internal <= a AND b； c <= internal AFTER (rise) WHEN internal = '1' ELSE internal AFTER (fall)； END behave；
( 'U', 'X', '0', 'X', '0', '0', '0', '0', 'X' ), -- | 0 | ( 'U', 'X', 'X', '1', '1', '1', '1', '1', 'X' ), -- | 1 |
( 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', 'X' ), -- | Z |
ELSE FOR i IN s'RANGE LOOP result := resolution_table(result, s(i)); END LOOP; END IF; RETURN result; END resolved; …… END std_logic_1164;
verilogHDL培训教程华为
VerilogHDL培训教程——华为第一章：引言随着电子设计自动化（EDA）技术的不断发展，硬件描述语言（HDL）在数字电路设计领域扮演着越来越重要的角色。
VerilogHDL 作为一种主流的硬件描述语言，因其强大的功能、灵活的语法和广泛的应用范围，已成为数字集成电路设计工程师必备的技能之一。
本教程旨在帮助读者掌握VerilogHDL的基本概念、语法和设计方法，为华为等企业培养合格的数字电路设计人才。
第二章：VerilogHDL基础2.1VerilogHDL简介VerilogHDL是一种用于数字电路设计的硬件描述语言，它可以在多个层次上对数字系统进行描述，包括算法级、寄存器传输级（RTL）、门级和开关级。
VerilogHDL的设计初衷是为了提高数字电路设计的可重用性、可移植性和可维护性。
2.2VerilogHDL编程环境（1）文本编辑器：Notepad++、SublimeText等；（2）仿真工具：ModelSim、IcarusVerilog等；（3）综合工具：XilinxISE、AlteraQuartus等。
2.3VerilogHDL语法基础（1）关键字：VerilogHDL中的关键字具有特定含义，如module、endmodule、input、output等；（2）数据类型：包括线网类型（wire）、寄存器类型（reg）、整数类型（integer）等；（3）运算符：包括算术运算符、关系运算符、逻辑运算符等；（4）模块与端口：模块是VerilogHDL设计的基本单元，端口用于模块之间的信号传递；（5）行为描述与结构描述：行为描述用于描述电路的功能，结构描述用于描述电路的结构。
第三章：VerilogHDL设计流程3.1设计流程概述（1）需求分析：明确设计任务和功能要求；（2）模块划分：根据需求分析，将设计任务划分为若干个模块；（3）编写代码：使用VerilogHDL编写各个模块的代码；（4）仿真验证：对设计进行功能仿真和时序仿真，确保设计正确；（5）综合与布局布线：将VerilogHDL代码转换为实际电路，并进行布局布线；（6）硬件测试：在FPGA或ASIC上进行实际硬件测试。
红绿灯课程设计vhdl
红绿灯课程设计vhdl一、课程目标知识目标：1. 学生能够理解并掌握VHDL语言的基本语法和结构；2. 学生能够运用VHDL语言编写简单的数字电路程序，如红绿灯控制系统；3. 学生了解数字电路的基本原理，如触发器、计数器等，并能将其应用于VHDL程序设计。
技能目标：1. 学生能够运用VHDL语言设计并实现简单的数字电路；2. 学生能够使用相关软件工具进行VHDL代码的编译、仿真和调试；3. 学生能够通过团队协作，解决实际数字电路设计中的问题。
情感态度价值观目标：1. 学生培养对电子技术及编程的兴趣，激发创新意识和探索精神；2. 学生树立正确的工程观念，注重实际应用和实际操作能力的培养；3. 学生在团队协作中，学会沟通、分享、互助，培养合作精神。
课程性质：本课程为电子技术领域的高年级专业课程，以VHDL语言为基础，结合数字电路设计，提高学生的实际操作能力和创新能力。
学生特点：学生具备一定的电子技术基础，熟悉数字电路原理，具备一定的编程能力。
教学要求：注重理论与实践相结合，强调实际操作和团队协作，以项目为导向，培养学生解决实际问题的能力。
通过本课程的学习，使学生能够将所学知识应用于实际工程实践，提高学生的职业素养。
二、教学内容1. VHDL语言基础：包括数据类型、运算符、顺序语句、并发语句等基本语法结构，让学生掌握VHDL编程的基本方法。
相关教材章节：第一章至第三章2. 数字电路原理：回顾触发器、计数器等基本数字电路的工作原理，为后续的VHDL程序设计打下基础。
相关教材章节：第四章3. VHDL程序设计：以红绿灯控制系统为例，教授如何运用VHDL语言进行数字电路设计。
相关教材章节：第五章、第六章4. 代码编译、仿真与调试：介绍相关软件工具的使用，让学生学会如何对VHDL程序进行编译、仿真和调试。
相关教材章节：第七章5. 项目实践：分组进行实际数字电路设计，如红绿灯控制系统，培养学生团队协作和解决实际问题的能力。
《VHDL语言程序设计》课程教学大纲
GDOU-B-11-213《VHDL语言程序设计》课程教学大纲课程简介课程简介:本课程为软件工程专业嵌入式专业方向的专业课，是开发基于FPGA/CPLD嵌入式系统的必备基础。
主要内容包括FPGA/CPLD目标器件的结构和工作原理、EDA技术和工作流程、VHDL基础知识、VHDL实用方法和设计深入、原理图输入法、LPM宏功能模块实用方法、状态机设计以及EDA优化设计。
目的是为后续课程的学习和嵌入式系统的设计作必须的基础准备。
课程大纲一、课程的性质与任务：本课程是软件工程专业的专业方向课程。
教学任务主要包括使学生了解EDA技术的工作流程，正确使用开发平台，掌握以VHDL为代表的硬件描述语言的基本知识、编程实用方法和工程设计方法，掌握原理图设计法、状态机设计法，能够正确使用IP Core和LPM等宏功能模块。
本课程是软件工程专业嵌入式专业方向的第一门专业方向课，是后续课程的必备基础，具有较重要的地位。
二、课程的目的与基本要求：本课程涉及到的学科基础知识面广，要求软硬件兼备，需要较好的学科基础。
通过本课程的学习，最终达到能够设计基于FPGA/CPLD的ASIC，并能进行EDA优化的目的。
三、面向专业：软件工程四、先修课程:《计算系统基础》五、本课程与其它课程的联系：本课程的先行课程是计算系统基础。
服务的主要后续课程包括基于FPGA的嵌入式软件开发、基于ARM的嵌入式软件开发等。
六、教学内容安排、要求、学时分配及作业：第一章概述（2学时）1.1 EDA技术及其发展（C）1.2 硬件描述语言硬件描述语言种类、自顶向下设计方法、EDA工程设计流程。
（A）1.3 面向FPGA/CPLD的开发流程设计输入、分析综合、布局布线、仿真、下载和硬件测试。
（A）1.4 IP Core 及EDA技术发展趋势。
（C）第二章 FPGA硬件特性与编程技术（8学时）2.1 PLD发展历程及其分类（c）2.2 低密度PLD工作原理PROM、PLA、PAL、GAL。
第4章 VHDL设计初步
或内部电路结构(结构描述)，从而建立设计实体输出与输入之间的关系。 一个设计实体可以有多个结构体
结构体有三种描述方式 *行为描述(behavioral):
高层次的功能描述，不必考虑在电路中到底是怎样实现的。
*数据流描述(dataflow):
描述输入信号经过怎样的变换得到输出信号
*结构化描述(structural):
【例4-2】-1 2选1多路选择器 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
功能：s = 0
s=1
y=a y =b
ARCHITECTURE one OF mux21a IS BEGIN 并行语句 y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;
端口模式：
IN、OUT、INOUT、BUFFER描述端口数据的流向特征。
数据类型： 数据对象承载数据的类别：BIT的定义值为逻辑'1'和'0'。
信号赋值符： “<=”，用于信号数据的传输，仿真传输延时最短为一个。
条件比较符：
“=”，在条件语句表式中用于比较待测数据的关系。
延时： 模拟器最小分辨时间，或称延时 。
port:
*在层次化设计时，Port为模块之间的接口 *在芯片级，则代表具体芯片的管脚
数据通道输入端口
数据输出端
通道选择控制信号端
图4-1 mux21a实体
(2) 以关键词ARCHITECTURE引导，END ARCHITECTURE … 结尾的语句部分，称为结构体。 功能:通过若干顺序语句和并行语句来描述设计实体的逻辑功能(行为描述)
结构体有三种描述方式 *行为描述(behavioral):
高层次的功能描述，不必考虑在电路中到底是怎样实现的。
*数据流描述(dataflow):
描述输入信号经过怎样的变换得到输出信号
*结构化描述(structural):
【例4-2】-1 2选1多路选择器 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
功能：s = 0
s=1
y=a y =b
ARCHITECTURE one OF mux21a IS BEGIN 并行语句 y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;
端口模式：
IN、OUT、INOUT、BUFFER描述端口数据的流向特征。
数据类型： 数据对象承载数据的类别：BIT的定义值为逻辑'1'和'0'。
信号赋值符： “<=”，用于信号数据的传输，仿真传输延时最短为一个。
条件比较符：
“=”，在条件语句表式中用于比较待测数据的关系。
延时： 模拟器最小分辨时间，或称延时 。
port:
*在层次化设计时，Port为模块之间的接口 *在芯片级，则代表具体芯片的管脚
数据通道输入端口
数据输出端
通道选择控制信号端
图4-1 mux21a实体
(2) 以关键词ARCHITECTURE引导，END ARCHITECTURE … 结尾的语句部分，称为结构体。 功能:通过若干顺序语句和并行语句来描述设计实体的逻辑功能(行为描述)
第4章 VHDL语言基础
设计实体
结构体1
结构体2
结构体3
。 。 。
结构体n
FPGA-CPLD原理及应用
结构体的语法
第4章 VHDL语言基础
architecture 结构体名称 of 实体名称 is [说明语句] ；
begin [（功能描述）语句]；
end [architecture] 结构体名称；
注：同一实体的结构体不能同名。定义语句中的常 数、信号不能与实体中的端口同名。
equal: out std_logic ); end eqcomp4;
A[3..0] B[3..0]
equal
FPGA-CPLD原理及应用
端口声明
第4章 VHDL语言基础
确定输入、输出端口的数目和类型。
Port （端口名称{，端口名称}：端口模式
… 端口名称{，端口名称}：端口模式 ）；
数据类型； 数据类型
FPGA-CPLD原理及应用
VHDL组成
第4章 VHDL语言基础
库 包 实体
结构体
eqcomp4.vhd
--eqcomp4 is a four bit equality comparator
Library IEEE; use IEEE.std_logic_1164.all;
entity eqcomp4 is port(a, b:in std_logic_vector(3 downto 0);
FPGA-CPLD原理及应用
第4章 VHDL语言基础
计数器等效描述（out与buffer的区别）
FPGA-CPLD原理及应用
3、数据类型
第4章 VHDL语言基础
指端口上流动的数据表达格式，为预先定好的数据类型，如： bit、bit_vector、integer、std_logic、std_logic_vector 等。 例： entity m81 is port (a: in std_logic_vector(7 downto 0); sel: in std_logic_vector(2 downto 0); b:out bit ); end entity m81;
EDA教程第一章
课程所要解决的问题？
当你们经历了以上的痛苦后，不知道你们想过下 面的问题没有？ 能不能让计算机帮助化简卡诺图？而且是多个 变量？ 能不能用一种芯片实现多个分离小规模数字IC 能不能用一种芯片实现多个分离小规模数字IC 的功能，并且在芯片内部将这些功能连接？ 设计数字系统能不能象C 设计数字系统能不能象C语言那样，只关心“如 何描述”一个数字系统，而不是“如何具体实 现”数字系统。
数字系统EDA技术发展概述 数字系统EDA技术发展概述
EDA技术所涉及的领域相当广泛，业界一般将 EDA技术所涉及的领域相当广泛，业界一般将 EDA技术分成: EDA技术分成: 狭义EDA技术 狭义EDA技术 广义EDA技术 广义EDA技术
数字系统EDA技术发展概述 数字系统EDA技术发展概述
狭义EDA技术 狭义EDA技术，就是指以大规模可编程逻辑器件为 技术，就是指以大规模可编程逻辑器件为 设计载体，以 设计载体，以硬件描述语言为系统逻辑描述的主要表达方 式，以 式，以计算机、大规模可编程逻辑器件的开发软件及实验 开发系统为设计工具，通过有关的开发软件，自动完成用 开发系统为设计工具，通过有关的开发软件，自动完成用 软件方式设计的电子系统到硬件系统的: 软件方式设计的电子系统到硬件系统的: 逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、 逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、 逻辑布局布线、逻辑仿真， 逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配 编译、逻辑映射、 编译、逻辑映射、编程下载等工作 最终形成集成电子系统或专用集成芯片的一门新技 术，或称为IES/ASIC自动设计技术。 术，或称为IES/ASIC自动设计技术。
数字系统设计技术发展历史
年代 事件
公元前3000年 公元前 年 1614-1617
eda教学1
EDA设计导论- PLD设计方法
设计已经从传统的自下而上的方法， 转变成自上而下的设计方法。传统上的设 计方法是自下而上的设计方法，是以固定 功能元件为基础，基于电路板的设计方法。 这种设计方法有下面的缺点：
第一章
系统调试、测试与性能分析
完整系统构成
设计依赖于设计人员的经验。
设计依赖于现有的通用元器件。
EDA 原理及应用
何宾 2008.09
E - mail: hebin@
课程进度安排：
56学时（课堂教学40学时，上机实验16学时） 课堂教学内容： 第1章-EDA设计导论 第2章-可编程逻辑器件设计方法 第3章-VHDL语言基础 第4章-数字逻辑单元设计 第5章-VHDL高级设计技术 第6章-基于HDL和原理图的设计输入 第7章-设计综合和行为仿真 第8章-设计实现和时序仿真 第9章-设计下载和调试 第10章-设计示例（数字钟、UART、数字电压表）
子系统设计的下载工具及硬件验证工具；
EDA设计导论- EDA技术涵义
● 大规模可编程逻辑器件（PLD）
第一章
现在所说的PLD器件一般包含现场可编程门阵列（FPGA）和复 杂可编程逻辑器件（CPLD）。
由于PLD的集成规模非常大，因此可利用先进的EDA工具进 行电子系统设计和产品开发。由于开发工具的通用性、设计语言的 标准化以及设计过程几乎与所用器件的硬件结构无关，因而设计开 发成功的各类逻辑功能块软件有很好的兼容性和可移植性。
EDA设计导论- EDA技术涵义
● 硬件描述语言
第一章
(5)支持的EDA工具：支持VHDL和Verilog的EDA工具很多，但 支持ABEL的综合器仅仅Dataio一家。
(6)国际化程度：VHDL和Verilog已成为IEEE标准，而ABEL正朝 国际化标准努力。在新世纪中，VHDL与Verilog语言将承担几乎全 部的数字系统设计任务。
EDA教程之第四章VHDL语言的主要描述语句
Y <= tmp；
END Process P1；
LOOP语句
循环变量(i)在信号说明、变量说明中不能出现，信号、 变量不能代入到循环变量中。
局部变量(tmp)仅能在进程中出现。 全局变量、信号可以将局部变量的值带ential statement
BEGIN
Indata <= S3 & S2 & S1 & S0；
P1：PROCESS (Indata， G1，G2)
IF( G1='0' AND G2='0') THEN
CASE indata IS
WHEN "0000"=> y <="01 11 11 11 11 11 11 11"；
WHEN "0001"=> y <="10 11 11 11 11 11 11 11"；
功能wait语句使系统暂时挂起(等同于end process)，此时，信号值开始更新。条件满足后， 系统将继续运行。
顺序执行语句sequential statement
顺序执行语句sequential statement
顺序执行语句sequential statement
顺序执行语句sequential statement
并行处理语句concurrent statement
并行处理语句concurrent statement
并行处理语句concurrent statement
顺序执行语句和并行处理语句总结
1、顺序执行语句wait、assert、if -else 、 case、for-loop、while语句只能用在 process、function 和procedure 中； 2、并行处理语句（条件信号带入和选择信 号带入）只能用在architecture、block中；
VHDL是一种硬件描述语言(课程总结)
Guarded BLOCK
Label：BLOCK（卫士表达式）
[声明部分]
BEGIN
(卫士语句和其他并发描述语句)
END BLOCK label；
第六章顺序代码
VHDL本质上是一种并发执行的代码，但在PROCESS,FUNCTION,PROCEDURE内部的代码都是顺序执行的。
顺序代码并非只能与时序逻辑相对应，同样可以用他们来实现组合逻辑电路。顺序代码也可以称为行为描述代码。
同步时序电路中的时钟问题
在代码中，如果在参考时钟的两个边沿（上升沿和下降沿）都可以触发对同一信号的赋值操作，那么这样的代码通常是不可综合的。
如果一个信号出现在了敏感信号列表中，但没有在PROCESS内部的任何语句中出现，通常编译器会把它忽略掉。
如果确希望两个边沿（上升沿和下降沿）都可以触发对同一信号的赋值操作，可以写两个PROCESS。
可编程逻辑器件包括：复杂可编程逻辑器件（CPLD：Complex Programmable Logic Devices），现场可编程门阵列（FPGA：Field Programmable Gate Arrays）。
VHDL语言从根本上讲是并发执行的。因此常称之为代码，而不是程序。VHDL中，只有在进程（PROCESS）、函数（FUNCTION）、和过程（PROCEDURE）内部的语句才是顺序执行的。
变量（Variable）只能在顺序代码中使用，相对于信号而言，变量只能是局部的，所以它的值不能传递到PROCESS,FUNCTION,PROCEDURE外部。
PROCESS语句具有敏感信号列表（sensitivity list）。
在VHDL中有两种方法进行动态数值传递：信号和变量。其中信号可以在PACKAGE,ENTITY,ARCHITECTURE中声明，而变量只能在一段顺序代码中声明。因此信号通常是全局的，而变量通常是局部的。变量的值无法直接传递到PROCESS的外部。如果需要进行变量值的传递，则必须把这个值赋给一个信号，然后又该信号将变量的值传递到PROCSEE的外部。另一方面，赋予变量的值是立即生效的，在此后的代码中，此变量将使用新的变量值。而PROCESS中的信号，只有整个PROCESS运行完毕以后，新的信号值才开始生效。信号与变量的这一点区别足够一章的内容，于是第七章将用一章的内容来解释这个问题。
Label：BLOCK（卫士表达式）
[声明部分]
BEGIN
(卫士语句和其他并发描述语句)
END BLOCK label；
第六章顺序代码
VHDL本质上是一种并发执行的代码，但在PROCESS,FUNCTION,PROCEDURE内部的代码都是顺序执行的。
顺序代码并非只能与时序逻辑相对应，同样可以用他们来实现组合逻辑电路。顺序代码也可以称为行为描述代码。
同步时序电路中的时钟问题
在代码中，如果在参考时钟的两个边沿（上升沿和下降沿）都可以触发对同一信号的赋值操作，那么这样的代码通常是不可综合的。
如果一个信号出现在了敏感信号列表中，但没有在PROCESS内部的任何语句中出现，通常编译器会把它忽略掉。
如果确希望两个边沿（上升沿和下降沿）都可以触发对同一信号的赋值操作，可以写两个PROCESS。
可编程逻辑器件包括：复杂可编程逻辑器件（CPLD：Complex Programmable Logic Devices），现场可编程门阵列（FPGA：Field Programmable Gate Arrays）。
VHDL语言从根本上讲是并发执行的。因此常称之为代码，而不是程序。VHDL中，只有在进程（PROCESS）、函数（FUNCTION）、和过程（PROCEDURE）内部的语句才是顺序执行的。
变量（Variable）只能在顺序代码中使用，相对于信号而言，变量只能是局部的，所以它的值不能传递到PROCESS,FUNCTION,PROCEDURE外部。
PROCESS语句具有敏感信号列表（sensitivity list）。
在VHDL中有两种方法进行动态数值传递：信号和变量。其中信号可以在PACKAGE,ENTITY,ARCHITECTURE中声明，而变量只能在一段顺序代码中声明。因此信号通常是全局的，而变量通常是局部的。变量的值无法直接传递到PROCESS的外部。如果需要进行变量值的传递，则必须把这个值赋给一个信号，然后又该信号将变量的值传递到PROCSEE的外部。另一方面，赋予变量的值是立即生效的，在此后的代码中，此变量将使用新的变量值。而PROCESS中的信号，只有整个PROCESS运行完毕以后，新的信号值才开始生效。信号与变量的这一点区别足够一章的内容，于是第七章将用一章的内容来解释这个问题。
Verilog HDL数字集成电路设计原理与应用(第二版)(蔡觉平) (4)
在现阶段，作为设计人员，熟练掌握Verilog HDL程 序设计的多样性和可综合性是至关重要的。作为数字集成电 路的基础，基本数字逻辑电路的设计是进行复杂电路设计的 17 前提。
本章通过数字电路中基本逻辑电路的Verilog HDL程序设计 进行讲述，要求读者掌握基本逻辑电路的可综合性设计，为 具有特定功能的复杂电路的设计打下基础。
组合电路的设计需要从以下几个方面考虑：首先，所 用的逻辑器件数目最少，器件的种类最少，且器件之间的连 线最简单，这样的电路称为“最小化”电路。其次，为了满 足速度要求，应使级数尽量少，以减少门电路的延迟；电路 的功耗应尽可能地小，工作时稳定可靠。
组合逻辑电路的描述方式有四种：真值表、逻辑代数、 结构描述、抽象描述。采用Verilog HDL进行组合逻辑电路 设计主要采用的就是这几种方式。下面结合具体的实例简单 介绍达四种描述方式。 20
6
例4.1-1 用Verilog HDL语言设计模256(8 bit)计数 器。
(a) 可综合程序描述方式： module counter (count,clk,reset); output count; input clk,reset; reg [7:0] count; reg out; always @(posedge clk) 7
wire [1:0] sum; reg OUT; assign sum=A+B+C; always @(sum)
if (sum>1) else
endmodule
OUT=1; OUT=0;
32
可以看到，以上4种Verilog HDL描述方式都可以对表决 电路进行设计。这里应该指出的是，Verilog HDL程序是对 逻辑电路功能的描述性设计，并非最终得到的电路。EDA综 合工具可以将Verilog HDL程序综合成物理电路形式，通过 电路优化，从而得到符合设计要求的最简化电路。采用 Synplify软件对上面4种方法中任一种方法设计的Verilog HDL程序进行综合(采用Altera公司的Stratix Ⅱ器件)，可 以得到相同的最简化电路，如图4.2-4所示。
本章通过数字电路中基本逻辑电路的Verilog HDL程序设计 进行讲述，要求读者掌握基本逻辑电路的可综合性设计，为 具有特定功能的复杂电路的设计打下基础。
组合电路的设计需要从以下几个方面考虑：首先，所 用的逻辑器件数目最少，器件的种类最少，且器件之间的连 线最简单，这样的电路称为“最小化”电路。其次，为了满 足速度要求，应使级数尽量少，以减少门电路的延迟；电路 的功耗应尽可能地小，工作时稳定可靠。
组合逻辑电路的描述方式有四种：真值表、逻辑代数、 结构描述、抽象描述。采用Verilog HDL进行组合逻辑电路 设计主要采用的就是这几种方式。下面结合具体的实例简单 介绍达四种描述方式。 20
6
例4.1-1 用Verilog HDL语言设计模256(8 bit)计数 器。
(a) 可综合程序描述方式： module counter (count,clk,reset); output count; input clk,reset; reg [7:0] count; reg out; always @(posedge clk) 7
wire [1:0] sum; reg OUT; assign sum=A+B+C; always @(sum)
if (sum>1) else
endmodule
OUT=1; OUT=0;
32
可以看到，以上4种Verilog HDL描述方式都可以对表决 电路进行设计。这里应该指出的是，Verilog HDL程序是对 逻辑电路功能的描述性设计，并非最终得到的电路。EDA综 合工具可以将Verilog HDL程序综合成物理电路形式，通过 电路优化，从而得到符合设计要求的最简化电路。采用 Synplify软件对上面4种方法中任一种方法设计的Verilog HDL程序进行综合(采用Altera公司的Stratix Ⅱ器件)，可 以得到相同的最简化电路，如图4.2-4所示。
第四章 VHDL语言程序基本结构
Fra bibliotek相关约定
1. 对于VHDL的编译器和综合器来说，程序文字的大小 写不加区分。 2. 为了使程序结构清晰，易于阅读和调试，书写和输入 程序时，使用层次缩进格式，同一层次的语句对齐， 底层次的语句较高层次的语句缩进两个字符。 3. 程序中的注释使用双横线“--”。在VHDL程序的任 何一行中，双横线“--”后的文字都不参加编译和综 合。
4.1 设计实体
设计实体总由实体说明和结构体两部分构成
【例4-1】
EDA技术讲义
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体说明
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
复杂组合逻辑电路，如：
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
状态机 等等……..
EDA技术讲义
VHDL的功能和标准
VHDL 描述
输入端口 输出端口 电路的行为和功能
VHDL有过两个标准：
IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993)
2选1多路选择器的VHDL描述
图4-1 mux21a实体
结构体
图4-2 mux21a结构体
4.1 设计实体
4.1.1 实体说明
EDA技术讲义
实体说明主要描述的是一个设计的外貌，即对外 的输入输出接口以及一些用于结构体的参数的定义。
1. 对于VHDL的编译器和综合器来说，程序文字的大小 写不加区分。 2. 为了使程序结构清晰，易于阅读和调试，书写和输入 程序时，使用层次缩进格式，同一层次的语句对齐， 底层次的语句较高层次的语句缩进两个字符。 3. 程序中的注释使用双横线“--”。在VHDL程序的任 何一行中，双横线“--”后的文字都不参加编译和综 合。
4.1 设计实体
设计实体总由实体说明和结构体两部分构成
【例4-1】
EDA技术讲义
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体说明
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
复杂组合逻辑电路，如：
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
状态机 等等……..
EDA技术讲义
VHDL的功能和标准
VHDL 描述
输入端口 输出端口 电路的行为和功能
VHDL有过两个标准：
IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993)
2选1多路选择器的VHDL描述
图4-1 mux21a实体
结构体
图4-2 mux21a结构体
4.1 设计实体
4.1.1 实体说明
EDA技术讲义
实体说明主要描述的是一个设计的外貌，即对外 的输入输出接口以及一些用于结构体的参数的定义。
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常数说明
结构体组成
结 构 体 说 明 结
数据类型说明 信号说明 例化元件说明 子程序说明
构 体 块语句 结 构 体 功 能 描 述 进程语句 信号赋值语句 子程序调用语句 元件例化语句
结构体描述风格
行为描述
描述该设计单元的功能，主要使用函数、过程和进程语
句，以算法形式描述数据的变换和传送 例4-4
Port (a,b: in std_logic_vector (3 downto 0);
Ci: in std_logic; Sum: out std_logic_vector (3 downto 0); Co: out std_logic); End add4;
4.1.3 结构体部分
结构体(ARCHITECTURE)
4.1.1 参数部分
库说明 存放已经编译的实体、结构体、程序包和配臵，用于 设计共享，是编程资源。 library <库名>； 程序包引用
使用USE子句指明要使用库中某一个设计单元。
use <库名>. <程序包名>.all； 【例4-2】 LIBRARY ieee; USE ieee.std_logic_1164.ALL;
结构体主要用来描述实体的内部结构，即 描述一个实体的功能。 描述方式 行为描述方式、数据流描述方式、结构描 述方式、混合描述方式
4.1.3 结构体部分
结构体格式
ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN 结构体描述部分; END 结构体名;
4.1.3 结构体部分
4.1 基本结构
模块结构
参数部分：库（LIBRARY）、程序包（USE）； 实体（ENTITY）：[类属]、端口（PORT）；
结构体（ARCHITECTURE）：赋值、进程 （PROCESS-IF）。
4.1 基本结构
调用程序包语句
实体及实体 声明语句
结 构 体 1
结 构 体 2
结 构 体 n
标 准 程 序 包
标 准 程 序 包
定 义 程 序 包
定 义 程 序 包
进 程 1
进 程 2
进 程 n
4.1 基本结构
VHDL程序设计约定
语句结构描述中方括号‚[ ]”内的内容为可选内容。
程序文字的大小写是不加区分的。
程序中的注释使用双横线‚--”。 建议书写使用层次缩进格式。 建议各个源程序文件的命名均与其实体名一致。
只能使用已经定义的数据类型
例4-1中数据类型Std_logic和Std_logic_vector，在
ieee.std_logic_1164.all程序包中说明，使用时首先
打开。
实体实例
【例4-3】4位全加器的实体描述。
Library ieee;
Use ieee.std_logic_1164.all; Entity add4 is
4.2.1 文字规则 标示符
1、标识符由字母、数字及下划线组成； 2、以字母开头； 3、下划线不能放在结尾； 4、下划线不能连用；
5、 不能使用保留字；
6、 VHDL不区分大小写。
4.2.1 文字规则 数值表示
（1）整数表示 整数表示十进制数值，如： 11， 123， 135E2（=13500）， 12_345_678（=12345678）
VHDL有良好的可读性，既是程序又是文件
VHDL的移植性很强 VHDL生命周期长,硬件描述与器件工艺无关 代码量大，书写烦琐
第4章 VHDL语言基础
本章内容：
基本组成 语言要素
4.1 基本结构
参数部分
实体部分
结构体
4.1 基本结构
例：2选1多路选择器的VHDL描述
4.1.2 实体部分
实体(ENTITY)
实体是一个设计实体的表层设计单元，其功能是
对这个设计实体与外部电路进行接口描述。它规定了 设计单元的输入/输出接口信号或引脚，是设计实体 经封装后对外的一个通信界面。类似于原理图中的一 个部件符号。
4.1.2 实体部分 实体格式
ENTITY 实体名 IS
例4-1
GENERIC (cntwidth : integer:=4);
4.1.2 实体部分 PORT端口
用于定义模块所有的输入/输出信号，相当于定义一个
模块符号 需要定义端口信号名、端口模式、端口数据类型 例4-1
CNTM16 CI NRESET CLK CO QCNT[3..0]
ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
实体
结构体
4.1 基本结构
2选1多路选择器的VHDL描述方法二：
ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
a(2)
b(2)
xnor2
结构描述
Architecture struct of eqcomp4 is Component xnor2 Port (a,b:in std_logic; X: out std_logic); End component; Component and4 -y: out std_logic); Port (a,b,c,d:in std_logic; --元件说明
4.1.3 结构体部分 结构体配臵
一个实体可有多种方案的结构体，但仿真和综合 时要用configuration配臵语句选择一个结构体映射
到硬件电路，即为实体选择、指定或者激活一个结构
体。
4.2 VHDL语言要素 文字规则
数据对象
数据类型
运算符
属性
4.2.1 文字规则
标示符 数值 字符串 下标
结构体描述风格
结构描述
描述该设计单元的硬件结构，调用库中的元件或是
设计模块，主要使用元件说明语句及元件例化语句 例4-5
U0 a(0) xnor2 x(0)
b(0)
U4
U1 a(1) b(1) xnor2 x(1) a b and4 U2 c x(2) d U3 a(3) b(3) xnor2 x(3) y equals
PORT端口模式
端口模式 端口模式说明(以设计实体为主体) 输入，只读模式，将变量或信号信息通过该端口读入 输出，单向赋值模式，将信号通过该端口输出
IN OUT BUFFER INOUT
具有读功能的输出模式，可以读或写，只能有一个驱动 源
双向，可以通过该端口读入或写出信息
端口数据类型
VHDL数据类型：预定义数据类型、自定义数据类型
s 0 1
y a b
y sa sb
4.1 基本结构
2选1多路选择器的VHDL描述
4.1 基本结构
2选1多路选择器的VHDL描述方法一：
ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
第4章 VHDL语言基础
硬件描述语言HDL
常见的HDL有ABEL、AHDL、VHDL、Verilog
HDL和System C等。
HDL IEEE工业标准硬件描述语言VHDL、 Verilog 超高速集成电路硬件描述语言VHDL,美国国 防部研究计划
第4章 VHDL语言基础
VHDL
覆盖面广，描述能力强，多层次硬件描述语言
U3: xnor2 port map (a(3),b(3),x(3));
结构体描述风格
数据流描述
从信号到信号的数据流的路径形式进行描述。使用
并行的信号赋值语句，既显式表示了该设计单元的行为， 也隐式表示了该设计单元的结构。
例4-6
Architecture dataflow of eqcomp4 is Begin Equals<=‟1‟ when (a=b) else „0‟; End dataflow; 并行信号赋值语句
End component;
Signal x:std_logic_vector(0 to 3);
结构描述
Begin U0: xnor2 U1: xnor2 U2: xnor2 U4: and4 End struct; port map (a(0),b(0),x(0)); port map (a(1),b(1),x(1)); port map (a(2),b(2),x(2)); port map (x(0),x(1),x(2),x(3),equals); --元件例化
（2）实数表示
实数也表示十进制数值，必须带有小数点，如：
1.25 2.0 1.56E-3（0.00156） 1_120.123_678（11120.123678）
数值表示
（3）数制基数表示 有5部分组成：十进制数表示数值的基数；隔离符号‚#”；该基 数下对应的数值；隔离符号‚#”；十进制表示的指数部分。
[GENERIC（常数名：数据类型[：设定值]）]; --类属表 PORT --端口表
结构体组成
结 构 体 说 明 结
数据类型说明 信号说明 例化元件说明 子程序说明
构 体 块语句 结 构 体 功 能 描 述 进程语句 信号赋值语句 子程序调用语句 元件例化语句
结构体描述风格
行为描述
描述该设计单元的功能，主要使用函数、过程和进程语
句，以算法形式描述数据的变换和传送 例4-4
Port (a,b: in std_logic_vector (3 downto 0);
Ci: in std_logic; Sum: out std_logic_vector (3 downto 0); Co: out std_logic); End add4;
4.1.3 结构体部分
结构体(ARCHITECTURE)
4.1.1 参数部分
库说明 存放已经编译的实体、结构体、程序包和配臵，用于 设计共享，是编程资源。 library <库名>； 程序包引用
使用USE子句指明要使用库中某一个设计单元。
use <库名>. <程序包名>.all； 【例4-2】 LIBRARY ieee; USE ieee.std_logic_1164.ALL;
结构体主要用来描述实体的内部结构，即 描述一个实体的功能。 描述方式 行为描述方式、数据流描述方式、结构描 述方式、混合描述方式
4.1.3 结构体部分
结构体格式
ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN 结构体描述部分; END 结构体名;
4.1.3 结构体部分
4.1 基本结构
模块结构
参数部分：库（LIBRARY）、程序包（USE）； 实体（ENTITY）：[类属]、端口（PORT）；
结构体（ARCHITECTURE）：赋值、进程 （PROCESS-IF）。
4.1 基本结构
调用程序包语句
实体及实体 声明语句
结 构 体 1
结 构 体 2
结 构 体 n
标 准 程 序 包
标 准 程 序 包
定 义 程 序 包
定 义 程 序 包
进 程 1
进 程 2
进 程 n
4.1 基本结构
VHDL程序设计约定
语句结构描述中方括号‚[ ]”内的内容为可选内容。
程序文字的大小写是不加区分的。
程序中的注释使用双横线‚--”。 建议书写使用层次缩进格式。 建议各个源程序文件的命名均与其实体名一致。
只能使用已经定义的数据类型
例4-1中数据类型Std_logic和Std_logic_vector，在
ieee.std_logic_1164.all程序包中说明，使用时首先
打开。
实体实例
【例4-3】4位全加器的实体描述。
Library ieee;
Use ieee.std_logic_1164.all; Entity add4 is
4.2.1 文字规则 标示符
1、标识符由字母、数字及下划线组成； 2、以字母开头； 3、下划线不能放在结尾； 4、下划线不能连用；
5、 不能使用保留字；
6、 VHDL不区分大小写。
4.2.1 文字规则 数值表示
（1）整数表示 整数表示十进制数值，如： 11， 123， 135E2（=13500）， 12_345_678（=12345678）
VHDL有良好的可读性，既是程序又是文件
VHDL的移植性很强 VHDL生命周期长,硬件描述与器件工艺无关 代码量大，书写烦琐
第4章 VHDL语言基础
本章内容：
基本组成 语言要素
4.1 基本结构
参数部分
实体部分
结构体
4.1 基本结构
例：2选1多路选择器的VHDL描述
4.1.2 实体部分
实体(ENTITY)
实体是一个设计实体的表层设计单元，其功能是
对这个设计实体与外部电路进行接口描述。它规定了 设计单元的输入/输出接口信号或引脚，是设计实体 经封装后对外的一个通信界面。类似于原理图中的一 个部件符号。
4.1.2 实体部分 实体格式
ENTITY 实体名 IS
例4-1
GENERIC (cntwidth : integer:=4);
4.1.2 实体部分 PORT端口
用于定义模块所有的输入/输出信号，相当于定义一个
模块符号 需要定义端口信号名、端口模式、端口数据类型 例4-1
CNTM16 CI NRESET CLK CO QCNT[3..0]
ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
实体
结构体
4.1 基本结构
2选1多路选择器的VHDL描述方法二：
ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
a(2)
b(2)
xnor2
结构描述
Architecture struct of eqcomp4 is Component xnor2 Port (a,b:in std_logic; X: out std_logic); End component; Component and4 -y: out std_logic); Port (a,b,c,d:in std_logic; --元件说明
4.1.3 结构体部分 结构体配臵
一个实体可有多种方案的结构体，但仿真和综合 时要用configuration配臵语句选择一个结构体映射
到硬件电路，即为实体选择、指定或者激活一个结构
体。
4.2 VHDL语言要素 文字规则
数据对象
数据类型
运算符
属性
4.2.1 文字规则
标示符 数值 字符串 下标
结构体描述风格
结构描述
描述该设计单元的硬件结构，调用库中的元件或是
设计模块，主要使用元件说明语句及元件例化语句 例4-5
U0 a(0) xnor2 x(0)
b(0)
U4
U1 a(1) b(1) xnor2 x(1) a b and4 U2 c x(2) d U3 a(3) b(3) xnor2 x(3) y equals
PORT端口模式
端口模式 端口模式说明(以设计实体为主体) 输入，只读模式，将变量或信号信息通过该端口读入 输出，单向赋值模式，将信号通过该端口输出
IN OUT BUFFER INOUT
具有读功能的输出模式，可以读或写，只能有一个驱动 源
双向，可以通过该端口读入或写出信息
端口数据类型
VHDL数据类型：预定义数据类型、自定义数据类型
s 0 1
y a b
y sa sb
4.1 基本结构
2选1多路选择器的VHDL描述
4.1 基本结构
2选1多路选择器的VHDL描述方法一：
ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
第4章 VHDL语言基础
硬件描述语言HDL
常见的HDL有ABEL、AHDL、VHDL、Verilog
HDL和System C等。
HDL IEEE工业标准硬件描述语言VHDL、 Verilog 超高速集成电路硬件描述语言VHDL,美国国 防部研究计划
第4章 VHDL语言基础
VHDL
覆盖面广，描述能力强，多层次硬件描述语言
U3: xnor2 port map (a(3),b(3),x(3));
结构体描述风格
数据流描述
从信号到信号的数据流的路径形式进行描述。使用
并行的信号赋值语句，既显式表示了该设计单元的行为， 也隐式表示了该设计单元的结构。
例4-6
Architecture dataflow of eqcomp4 is Begin Equals<=‟1‟ when (a=b) else „0‟; End dataflow; 并行信号赋值语句
End component;
Signal x:std_logic_vector(0 to 3);
结构描述
Begin U0: xnor2 U1: xnor2 U2: xnor2 U4: and4 End struct; port map (a(0),b(0),x(0)); port map (a(1),b(1),x(1)); port map (a(2),b(2),x(2)); port map (x(0),x(1),x(2),x(3),equals); --元件例化
（2）实数表示
实数也表示十进制数值，必须带有小数点，如：
1.25 2.0 1.56E-3（0.00156） 1_120.123_678（11120.123678）
数值表示
（3）数制基数表示 有5部分组成：十进制数表示数值的基数；隔离符号‚#”；该基 数下对应的数值；隔离符号‚#”；十进制表示的指数部分。
[GENERIC（常数名：数据类型[：设定值]）]; --类属表 PORT --端口表