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数字电子技术基础第五章

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数字电子技术第五章 触发器

数字电子技术第五章 触发器
器处于不确定的状态。
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0

《数字电子技术》课件第5章

《数字电子技术》课件第5章
如已知CP、D端波形，则D触发器状态波形如图 5 - 14(c)所示。
图 5-14 D触发器状态表、状态图、波形图 (a) 状态表； (b) 状态图； (c) 波形图
5.2.4 T触发器
从上述触发器的功能可看出， 当输入条件决定的新状 态与原状态一致时， CP信号到来时， 触发器状态保持不变。 而在实际中常常要求每来一个CP信号， 触发器必须翻转一 次， 即原态是“0”则翻为“1”, 原态为“1”则翻为“0”。 这种触发器称为T触发器。
图 5 – 1 时序电路框图
时序电路就是通过记忆元件的不同状态，来记忆以
前的状态。设时间t时刻记忆元件的状态输出
为 Q1n(t),Q2n(t),Qln(t) ， 称为时序电路的现态。那么，
在该时刻的输入
x及n (现t) 态 Q的ln(共t) 同作用下，组合
电路将产生输出函数 及Fr控(t)制函数
在异步时序电路中，记忆元件的状态变化不是同时 发生的。这种电路中没有统一的时钟脉冲。任何输入信 号的变化都可能立刻引起异步时序电路状态的变化。
时序电路按输出变量的依从关系来分，又可分为米里 (Mealy)型和莫尔(Moore)型两类。米里型电路的输出是输 入变量及现态的函数，即
F(t) f [x(t),Qn(t)]
为了保证触发器每来一个CP必须翻一次， 在电路上应 加反馈线， 记住原来的状态， 并且导致必翻。 在RS触发 器基础上得到的T触发器为对称型， 它加了反馈线a、 b， 由Q 、接至R、 S端。 由D触发器得到的T触发器为非对称 型， 它加了反馈线a， 由 Q 端接至D端。 如图 5－15 所 示。
图 5 – 15 T触发器 (a) 对称型； (b) 非对称型
图 5 – 5 求例 4 的逻辑表达式 (a) 求Qn+1; (b) 求F

数字电子技术基础第5章

数字电子技术基础第5章

第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)

数字电路数字电子技术第5章课件

数字电路数字电子技术第5章课件

5.2 触发器
D触发器的功能表
D
Qn
Qn+1
0
0
0
0
1
0
1
0
1
1
1
1
D触发器的特性方程为：Qn+1=D
功能
输出状态 同D状态
PPT学习交流
33
5.2 触发器
D触发器的 功能表
D
Qn
Qn+1
功能
0
0
0
0
1
0
输出状
1
0
1
态同D
1
1
1
状态
D触发器的状态转换图：
D=1
D=0
0
1
D=1
D=0
D触发器的驱动表
CP'
S
Q'
R
& G6 1 G9
Q'
& G8
Q
R
CP
S
有效翻转
PPT学习交流
21
3．触发器功能的几种表示方法
5.2 触发器
（1）特性方程
由功能表画出卡诺图得特性方程：
功能表
RS
00 00 01 01
10 10
11 11
Qn Qn+1
功能
00 11
保持
0
1 输出状态
1
1 同S状态
0
0 输出状态
1
0 同S状态
RS
00 00 01 01
10 10
11 11
功能表
Qn Qn+1
功能
0
0
11
保持
0
1 输出状态

数字电子技术基础第五章触发器

数字电子技术基础第五章触发器

S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10

数字电子技术基础第5章锁存器与触发器PPT课件

数字电子技术基础第5章锁存器与触发器PPT课件
按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
感谢观看
04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。

数字电子技术基础第五章-触发器


CLS KRQQ*
0X X 0 0 0X X 1 1 10 0 0 0 10 0 1 1 10 1 0 0 10 1 1 0 11 0 0 1 11 0 1 1 1 1 1 0 1* 1 1 1 1 1*
《数字电子技术基础》第五版
5.3 电平触发的触发器
一、基本SR触发器的电路结构与工作原理
CLS KRQQ*
主从JK电路结构与工作原理
在CLK高电平期间，主触发器只翻转一次
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X X X Q*
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X XX Q
《数字电子技术基础》第五版
第五章 触发器
5.1 概述
Flip-flop
一、触发器
能够存储一位二值信息的基本电路单元。
二、触发器特点： 1.保持 2.更新
《数字电子技术基础》第五版
三、触发器分类：
按逻辑功能分：SR触发器、D触发器、 JK触发器、T触发器。
按触发方式分：电平触发方式、脉冲触发方式 及边沿触发方式。
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X XX Q
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
工作原理
《数字电子术基础》第五版
CLS KRQQ*

数字电子技术 第5章


锁存器电路图
(1)
E CP 1D 1
(11) 1
C1
(3)
1D Q
C1
EN
(2) 1Q
1
EN
(4) 2D
1D C1 Q
(5) 2 Q
1
EN
(6)
D
3Q
1
＆ ≥1 Q
(7) 3D
19) 4 Q
1D C1
Q
1
＆ ≥1
(12)
Q
5Q
EN
5D
(13)
1D C1 Q
1
CP
图5-13 一位D锁存器逻辑图
EN
(15)
6D
(14)
6Q
1D C1
Q
1
EN
(16)
7D
(17)
1D C1
Q
1
7Q
EN
8D
(18)
(19)
1D
Q
1
8Q
（3）移位寄存器
移位寄存器不仅可以存储代码，还可以将代码移位。 ⑴四位右移移位寄存器的原理：
并行输出
Q0 DI FF0 1D Q C1 CP FF1 1D Q1 FF2 1D Q C1 Q2 FF3 1D C1 Q Q3 DO
表5-4 74194的工作状态表
Rd
0 1 1 1 1
S1 S0 × 0 0 1 1 × 0 1 0 1
工作状态 清零 保持 右移 左移 送数
CP A
＆ ＆ ＆ ＆ ＆ ＆ ＆
1
并行输出
FA QA Q 1 FB QB Q 1 1S C1 1R R FC Q C Q 1 FD QD Q 1S C1 1R R
74161的逻辑符号

数字电子技术基础(第五版)第五章触发器PPT课件

在时钟信号下降沿时刻，触发器 接收输入信号并改变状态。实现 方法是在主从触发器的基础上，
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。

数字电子技术基础简明教程第五章


Q0
3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器
加/减 控制端
U/D 1 1 CP
1J C1 1K
C/B
&
1
&
1
&
1
Q0
1J C1 1K
Q1
1J C1 1K
Q2
FF0 Q0
FF1 Q1
FF2 Q2
U / D 0 加计数
U /D 1
T0 = 1、T1= Q0n、 T2 = Q1nQ0n n C / B Q 2 Q 1n Q 0n 减计数 T0 = 1、T1= Q0n、 T2= Q1nQ0n
方法1 & Y [解] 写方程式
时钟方程 Q2 CP0 CP1 CP2 CP
Q2
FF2 1J C1 1K
输出方程
CP (同步)
驱动方程
n J 1 Q0 n J 2 Q1
特性方程
n n n (Moore 型) Y Q2 Q1 Q0
状态方程
n 1 Q0
n n J 0 Q2 , K 0 Q2
n 1 Q n Q n Q0n 1 1 0 Q12
n Q2
00 01 11
10
0

1 0 0 1 1 0
0 0 1
0 1
1 0

Q 0n 1 Q 0 n1 Q 1 Q 2 Q 1Q 0 Q 1 Q 0 n1 Q 2 Q 1Q 0 Q 2 Q 0
0 0 Q 1n 1 Q 2 Q 1 Q 0 Q 1 Q 0 /0 /1 110111000 Q 2n 1 Q 1 Q 0 Q 2 Q 0
CP
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4. 画状态转换图和时序图 圆圈内表示 Q2 Q1 Q0 的状态；箭头 表示电路状态转换的方向；箭头上方的 Q2 Q1 Q0 “ x / y ”中，x 表示转换所需的输入变 量取值， y/ 0 表示现态下的输出值。本例 /0 /0 /0 /0 000 001 中没有输入变量，故 010 011 101 x100 处空白。 /1 x/y 现
电路工作前加负脉冲清零；工作时应置 RD = 1。 FF0 1J C1 1K R
FF1 1J C1 1K R
1
Q0
Q1
CP RD
FF2 1J Q2 C1 1K R Q2
Y
EXIT
时序逻辑电路
1. 写方程式 (1) 输出方程 Y = Q2n Q0n (2) 驱动方程 J0 = K0 = 1 J1 = K1 = Q2n Q0n J2 = Q1n Q0n ， K2 = Q0n (3) 状态方程 代入 Q J0 n= K0 = 1 n Q 2 n FF 0 FF FF n +1 n 2 0 1 n n nQ n Q0 =J J Q + K Q n n K = 1 Q + 1 Q 0 0 0 0 Q0 Q0 0 & 1J Q 0 0 1 & 1J 0 =Q 2 2 n 1 1J 代入 J1 = K1 = Q2 Q0n C1 n + K Q nC1 n Q n C1 n Q1n+1 = J Q = Q 1 1 1 1 2 0 Q1 1K 1K & 1K n+ Q n Q n n +K n = Q nQ nQ R R R Q2n+1 = Q K Q JJ 1 0 2 0Q 2 2 2 2 2 2 2 CP 2 RD 代入 J2 = Q1n Q0n ，K2 = Q0n Q0n Y
时序逻辑电路
2. 列状态转换真值表 设电路初始状态为Q2 Q1 Q0 = 000，则 现 Q2n 0 0 Q1n 0 0 态 Q0n 0 1 次 Q2n+1 0 0 态 输出 Q1n+1 Q0n+1 Y 0 1 0 1 0 0
将新状态作现态，再计算下一个次态。 Y = Q n Q n = 0 · 1= 0 2 0 Q0n+1 = Q0n = 1 = 0 Q1n+1 = Q2n Q0n Q1n = 0 · 1 0 = 1 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 · 1· 0+1· 0=0
EXIT
时序逻辑电路
2. 列状态转换真值表 现
一直计算到状态进入循环为止 设电路初始状态为Q2 Q1 Q0 = 000，则 态 Q2n Q1n Q0n 0 0 0 0 0 1 0 1 0 0 依次类推 1 1 1 0 0 1 0 1 次 Q2n+1 0 0 0 1 1 0 态 输出 Q1n+1 Q0n+1 Y 0 1 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 1
时序逻辑电路
第5章
时序逻辑电路
概 述 时序逻辑电路的分析方法 寄存器和移位寄存器 计数器 同步时序逻辑电路的设计 本章小结
EXIT
时序逻辑电路
5.1
概 述
时序逻辑电路的特点
逻辑功能特点：任何时刻的输出不仅取决于该时刻的输 入信号，而且与电路原有的状态有关。
电路结构特点：由存储电路和组合逻辑电路组成。
3. 逻辑功能说明
CP 脉冲也常称为计数脉冲。
可见：电路在输入第 个脉冲 CP 时返回 该电路能对 CP 脉冲6 进行六进制计数， 原来状态，同时在 Y 端输出一个进位脉冲下降 并在 Y 端输出脉冲下降沿作为进位输出信号。 沿。以后再输入脉冲，将重复上述过程。 故为六进制计数器。
EXIT
时序逻辑电路
(1) 时钟方程
Q1n+1 = J1 Q1n + K1 Q1n = 1 Q1n + 1 Q1n = Q1n Q2n+1 = J2 Q2n + K2 Q2n = Q1n Q0n Q2n + 1 Q2n = Q1n Q0n Q2n Q0n+1 = Q2n Q0n Q1n+1 = Q1n Q2n+1 = Q1n Q0n Q2n CP 下降沿有效 代入 J2 = Q1n Q0n K2 = 1 Q0下降沿有效 CP 下降沿有效 EXIT
1
FF0 1J C1 1K R FF1 1J C1 1K R FF2 1J C1 1K R
Y
CP RD
FF1 受 Q0 下降沿触发
解：这是异步时序逻辑电路。分析如下：
EXIT
时序逻辑电路
1. 写方程式 CP0 = CP2 = CP FF0 和 FF1 由 CP 下降沿触发 CP1 = Q0 FF1 由 Q0 下降沿触发 (2) 输出方程 Y = Q2n J0 = Q2n ，K0 = 1 (3) 驱动方程 J1 = K1 = 1 (4) 状态方程 J2 = Q1n Q0n ，K2 = 1 Q1 Q2 Q0
/0
001
010
011
100
/0
101
1
1
2 0
3 1
4
5 期的波形。
Q1
Q2 Y
0
0
0
0
1
0
1
0
EXIT
时序逻辑电路
X
FF0 1T C1
例
“1”
Q0
=1
FF1 1T C1
& Q1
Y
CP
Q0
Q1
1
同步时序电路，时钟方程省去。 输出方程：
写 方 程 式
Y XQ X Q
EXIT
时序逻辑电路
2. 列状态转换真值表 设电路初始状态为 Q2 Q1 Q0 = 000，则 现 Q2n 0 Q1n 0 态 Q0n 0 次 Q2n+1 0 态 输出 Q1n+1 Q0n+1 Y 0 1 0
将现态代入状态方程求次态：
Q0n+1 = Q0n = 0 = 1 Q1n+1 = Q2n Q0n Q1n = 0 · 0 0 = 0 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 · 0· 0+0· 0=0 将现态代入输出方程求 Y Y = Q2n Q0n = 0 · 0= 0 EXIT
时序逻辑电路
二、异步时序逻辑电路的分析方法
异步与同步时序电路的根本区别在于前者
不受同一时钟控制，而后者受同一时钟控制。
因此，分析异步时序电路时需写出时钟方程，
并特别注意各触发器的时钟条件何时满足。
EXIT
时序逻辑电路
[例] 试分析图示电路的逻辑功能，并画出状态转换图 分析举例 和时序图。 FF0 和 FF2 受 CP 下降沿触发 Q1 Q2 Q0
时序逻辑电路的类型
同步时序逻辑电路
异步时序逻辑电路 所有触发器的时钟端连在一起。所有触发器在同一个 时钟脉冲 CP 控制下同步工作。 时钟脉冲 CP 只触发部分触发器，其余触发器由电路内 部信号触发。因此，触发器不在同一时钟作用下同步工作。 EXIT
3、时序电路的分类
时序逻辑电路
（1） 根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有 一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改 变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路中没 有统一的时钟脉冲来控制电路状态的变化，电路状态改变时， 电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路 当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前 的输入无关；或者根本就不存在独立设置的输出，而以电路 的状态直接作为输出。
EXIT
3
计算、列状态表
输入 X 0 0 0 0 1 1 1 1 现
n 1
时序逻辑电路
态
n 0
次
态
输出
Q X Q Q n n Q Q 0 0 Y X Q1n
n 1 1 n 0
n 1
Q Q
0 0 1 1 0 0 1 1
Q
n 1 1
Q
n 1 0
Y
1 1 1 1 0 0 1 1 EXIT
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
1 0 1 0 1 0 1 0
n 1 1 n 0 1 0 1 0 0 1 0 1 0 1 0 1 Q 0 1 1 n n Q 0 0 0 1 1 0 0 1 Y 0 0 0 1 1 0 1 0 1
EXIT
时序逻辑电路
典型电路
集成寄存器、集成移位寄存器、集成计数器。
和第三章介绍组合逻辑电路的典型电路一样， 我们讲解的典型电路只是起一个抛砖引玉的作 用，目的是希望大家会通过查手册使用更多的 器件。
本章的总体结构
分析 设计
SSI MSI SSI MSI
EXIT
时序逻辑电路
5.2
时序逻辑电路的分析方法
n 1
n 1
输出与输入有关， 为米利型时序电路。
T1 X Q0n 驱动方程： T0 1
EXIT
时序逻辑电路
2
求状态方程
T触发器的特性方程：
Q
n 1
T Q
n
将各触发器的驱动方程代入，即得电路的状态方程：
n 1 n n n Q1 T1 Q1 X Q0 Q1 n n n n Q T Q 1 Q Q 0 0 0 0 0
Q2n 0 0 0 0 1 1
Q1n 0 0 1 1 0 0
态 Q0n 0 1 0 1 0 1