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集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：光刻的作用是什么？列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。
第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
集成电路考前必备复习考点集成电路设计考点填空题1.NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。
低电平噪声容限：VIL-VOL高电平噪声容限：VOH-VIH这一容限值应该大于零热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。
2.MOS晶体管动态响应与什么有关？（本征电容P77）MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。
本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。
3.设计技术（其他考点与这种知识点类似）P147怎样减小一个门的传播延时：减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。
增加晶体管的宽长比提高VDD4.有比逻辑和无比逻辑。
有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。
这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。
无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。
有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。
5.时序电路的特点：记忆功能的原理：（a）基本反馈；（b）电容存储电荷。
6.信号完整性。
（电荷分享，泄露）信号完整性问题：电荷泄露电荷分享电容耦合时钟馈通7.存储器与存储的分类按存储方式分随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。
顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。
按存储器的读写功能分只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。
随机读写存储器(RAM)：既能读出又能写入的半导体存储器。
按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
1.集成电路重点知识复习点1.芯片制作过程中主要的工艺有哪些？主要的三项工艺：薄膜制备工艺、光刻/图形转移工艺、掺杂工艺薄膜制备工艺：在晶圆表面生长或淀积数层材质不同，厚度不同的膜层，如器件工作区的外延层，绝缘介质层，金属层等。
该工艺通过常用方法有：外延生长，氧化，淀积。
图形转移工艺：包括掩膜版的制作，涂光刻胶，曝光（光刻），显影，烘干，刻蚀。
电路结构以图形的形式制作在光刻掩膜版上。
然后通过图形转换工艺转移精确转移到硅晶片上。
掺杂工艺：包括扩散工艺和离子注入工艺。
各种杂质按照设计要求掺杂到晶圆上，形成晶体管的源漏端以及欧姆接触等。
2.PN结形成的过程是什么？在纯净的本增半导体中少量掺杂施主杂质，如磷，取代硅原子，就形成了N型半导体。
参与导电的主要是带负电的电子，电子为多数载流子，又称多子。
空穴为少数载流子，又称少子。
在纯净的本增半导体中少量掺杂受主杂质，如硼，取代硅原子，就形成了P型半导体。
因为参与导电的主要是带正电的空穴，空穴为多子。
当P型半导体和N型半导体放在一起之后，多子和少子从浓度高的区域向浓度低的区域扩散，P区留下的不能移动的负离子和N区留下的不能移动的正离子在半导体交界面形成了一个很薄的空间电荷区，又称耗尽层。
这就是PN结。
ＰＮ结有内电场，由N区指向P区，内电场阻止多子的扩散运动，促使少子的漂移运动。
最终PN结达到动态平衡。
ＰＮ结具有单向导电性，当外加正向电压（Ｐ区接正电压）时，ＰＮ结处于导通状态，结电阻很小。
当外加负向电压（Ｎ区接正电压）时，ＰＮ结处于截止状态，结电阻很大。
当反向电压加到一定程度，PN结会击穿二损坏。
3.典型的N阱CMOS的剖面图是什么？4.MOS器件的工作区域有哪些？每个区域中的载流子是如何运作的？以NMOS为例：截止区：Vgate加较小的正电压，外加电场使得正电荷积聚在栅极，同时，空穴被排斥到更为底层的主体的衬底区；当空穴被排斥，在栅极下端的主体的P区表面，只留下带负电的不可移动的离子,耗尽区在栅极下方形成；Vgate进一步加大，更多衬底的少子被吸引到表面，当Vgs=VT时，表面将产生足够的电子，使得主体表面形成一层很薄的N型区，此N型区域中，电子的浓度大于空穴的浓度。
填空题：1.集成电路的加工过程主要是三个基本操作，分别是：2.MOS极与衬底之间形成的电场，在半导体表面形成3. 用CMOS电路设计静态数字逻辑电路，如果4. MOS5. CMOS集成电路是利用CMOS集成电路。
在P型衬底上6.7. 1947并因此获得了1956年的诺贝尔物理学奖，1958年并获得2000年诺贝尔物理学奖。
8.静态CMOS逻辑电路中，一般PMOS NOMS电压；NMOS下拉网络的构成规律是：NMOS NMOS操作；PMOS上拉网络则是按对偶原则构成，即PMOS联实现与操作。
9.10. CMOSPd耗Ps。
13.判断题：1．N阱CMOS工艺是指在N阱中加工NMOS的工艺。
（ ）2. 非易失存储器就是只能写入，不能擦除的存储器。
（ ）3. 用二极管在电路中防止静电损伤就是利用二极管的正向导电性能。
（√）4. DRAM在存储的过程中需要刷新以保持所存储的值。
（√）5. MOS晶体管与BJT晶体管一样，有三个电极。
（ ）6.为保证沟道长度相同的PMOS管和NMOS 等效导电因子相同，PMOS管的沟道宽度一般比NMOS管的大。
（ ）7. 集成电路是以平面工艺为基础，经过多层加工形成的。
（√）8. 非易失存储器就是只能写入，不能擦除的存储器。
（ ）9. DRAM在存储的过程中需要刷新以保持所存储的值。
（√）10.用于模拟集成电路设计的SPICE模型中的“SPICE”是Simulation Program with Integrated Circuit Emphasis的缩写。
（√）11. N阱CMOS工艺是指在N阱中加工NMOS的工艺。
（ ）12.ESD保护的定义为：为防止静电释放导致CMOS集成电路失效所采取的保护措施。
（√）13.用二极管在电路中防止静电损伤就是利用二极管的正向导电性能（√）简答题:1. 请画图并解释N 阱CMOS 结构中的闩锁效应。
2. 假设有两个逻辑信号A 、B ，在某状态下A 的上升沿先于B 的上升沿到达图1所示电路，为了使电路得到最好的瞬态特性，请在图1中标注出A 、B 接入方法，并解释其原因。
《集成电路原理与设计》重点内容总结引言集成电路（Integrated Circuit, IC）作为现代电子工程的核心，其设计和制造技术的发展极大地推动了信息技术的进步。
《集成电路原理与设计》课程涵盖了IC设计的基础理论、工艺技术、设计流程和应用实例，对于电子工程领域的学生和专业人士具有重要意义。
第一部分：集成电路基础1.1 集成电路概述集成电路是将大量电子元件（如晶体管、电阻、电容等）集成在一块半导体材料（通常是硅）上的微型电子器件。
IC的出现极大地减小了电子设备的体积，提高了性能，降低了成本。
1.2 半导体物理基础半导体物理是IC设计的基础。
重点内容包括：半导体材料的特性，如硅和锗的电子结构。
PN结的形成和特性。
载流子（电子和空穴）的行为。
半导体中的扩散和漂移现象。
1.3 晶体管原理晶体管是IC中最基本的放大和开关元件。
重点内容包括：双极型晶体管（BJT）和金属氧化物半导体场效应晶体管（MOSFET）的工作原理。
晶体管的电流-电压特性。
晶体管的开关时间和速度。
第二部分：集成电路设计2.1 设计流程IC设计包括前端设计和后端设计两个主要阶段。
重点内容包括：系统规格定义和功能模块划分。
逻辑设计和电路设计。
物理设计，包括布局、布线和验证。
2.2 设计工具和方法IC设计涉及多种计算机辅助设计（CAD）工具和方法。
重点内容包括：硬件描述语言（如VHDL和Verilog）的使用。
逻辑综合和优化技术。
时序分析和仿真。
2.3 工艺技术IC的制造工艺对设计有重要影响。
重点内容包括：CMOS工艺流程。
工艺参数对IC性能的影响。
新型工艺技术，如FinFET和SOI。
第三部分：集成电路应用3.1 数字集成电路数字IC是实现数字逻辑功能的核心。
重点内容包括：门电路和触发器的设计。
算术逻辑单元（ALU）和微处理器的设计。
存储器的设计，如SRAM、DRAM和Flash。
3.2 模拟集成电路模拟IC用于处理模拟信号。
重点内容包括：放大器、滤波器和振荡器的设计。
填空1、 集成电路的加工过程主要是三种基本操作： 形成某种材料的薄膜；在薄膜材料上形成所需要的图形；通过掺杂改变材料的电阻率或杂质类型。
2、 晶体管有源区、沟道区、漏区统称为 有源区，有源区以外的统称 场区。
3、 当MOS 晶体管加有衬底偏压时，其阈值电压将发生变化，衬底偏压对阈值电压的影响叫 衬偏效应（或体效应）。
P914、 MOS 存储器分为随机存储器（RAM ）只读存储器（ROM ）。
MOS 管的RAM 存储器分为动态随机存储器（DRAM ），静态随机存储器（SRAM ）。
5、 MOS 晶体管分为 n 沟道MOS 晶体管、 p 沟道MOS 晶体管 两类。
6、 富NMOS 电路与 富NMOS 电路 不能直接级联，但可采取 富NMOS 与富PMOS 交替级联的方式（多米诺电路）。
7、 CMOS 集成电路是利用 NMOS 和PMOS 互补性 改善电路性能的集成电路。
在 P 型衬底 上用n 阱工艺制作CMOS 集成电路。
8、 等比例缩小理论包含 恒定电场等比例缩小理论（CE ）、恒定电压等比例缩小理论（CV ）、准恒定电场等比例缩小理论（QCE ）。
名词解释1、 短沟道效应：MOS 晶体管沟道越短，源漏区PN 结耗尽层电荷在总的沟道耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成阈值电压随沟道长度减小而下降。
2、 多米诺CMOS 电路：为避免预充---求值动态电路在预充期间的不真实输出影响下一级电路的逻辑操作，富NMOS 与富NMOS 电路不能直接级联，而是采用富NMOS 与富PMOS 交替级联的方式，或用静态反相器器隔离。
3、 MOS 晶体管阈值电压：沟道区源端半导体表面达到强反型所需要的栅压，假定源和衬底共同接地（对NMOS ）。
4、 亚阈值电流：在理想的电流---电压特性中，当GS T V V 时，D I =0，而实际情况是当GS T V <V 时，MOS 晶体管表面处于弱反型状态，此时D I 很小但不为零，此电流称为亚阈值电流。
集成电路复习重点摩尔定律：集成度大约是每18个月翻一番的增长规律。
CE定律要求所有几何尺寸，包括横向和纵向尺寸，都缩小K倍；衬底掺杂浓度增大K倍；电源电压下降K倍。
CV定律要求所有几何尺寸都缩小K倍，衬底浓度增大K2倍；电源电压保持不变；以便使内部的耗尽层宽度和外部尺寸一起缩小。
QCE定律要求器件尺寸K倍缩小，衬底浓度增大αK倍，电源电压α/K倍（1﹤α﹤K）减小，使耗尽层宽度和器件尺寸一样缩小，同时维持器件内部电场分布不变，但是电场强度增大倍。
集成电路加工的三种操作：1、形成薄膜2、形成图形3、掺杂光刻步骤：1、气相成底膜2、旋转涂胶3、软烘4、对准和曝光5、曝光后烘焙6、显影7、坚膜烘焙8、显影检查N阱：在P型衬底上扩散N型区P阱：在N型衬底上扩散P型区闩锁效应：由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的N-P-N-P结构，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
防止闩锁效应的措施：1、减小阱区与衬底的寄生电阻2、降低寄生双极晶体管的增益3、使衬底反向偏压4、加保护环5、用外延衬底6、采用SOI工艺版图设计规则：1、微米规则：直接以微米为单位给出各种图形尺寸的要求优点：灵活性大，更能针对实际工艺水平缺点：通用性差2、λ规则：以λ为单位给出各种图形尺寸的相对值，λ是工艺中能实现的最小尺寸，一般用套刻间距作为λ值，可取栅长的一半优点：通用性强，适合CMOS按比例缩小的发展规律缺点：对深亚微米CMOS工艺不能简单套用λ规则SOI材料的三种技术：1、注氧隔离技术2、键合减薄技术3、智能剥离技术SOICMOS的优越性：1、每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应2、减小了pn结电容和互连线的寄生电容3、不用做阱，简化工艺，极小面积4、极大的减小了源、漏区pn结面积，从而减小了pn结泄漏电流5、有很好的抗辐照功能6、实现三维立体集成阈值电压：沟道区源端半导体表面达到强反型所需的栅压，它是MOS 晶体管导通和截止的分界点。
集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：光刻的作用是什么？列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。
第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
掺杂的方法有：热扩散法掺杂和离子注入法掺杂。
与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵，试述PN结的空间电荷区是如何形成的。
参考答案：在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。
同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。
于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。
简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。
参考答案：形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。
表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT），称为表面贴装或表面安装技术。
它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。
[1]工艺流程简化为：印刷-------贴片-------焊接-------检修有源区和场区：有源区：硅片上做有源器件的区域。
（就是有些阱区。
或者说是采用STI等隔离技术，隔离开的区域）。
有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。
有源区分为源区和漏区（掺杂类型相同）在进行互联之前，两个有源区没有差别。
另外，业内通俗的把有后续杂质注入的地方就都叫做有源区了。
在微电子学中，场区是指一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，可以起到隔离晶体管的作用。
有源区和场区是互补的，晶体管做在有源区处，金属和多晶硅连线多做在场区上。
CMOS工艺中的场区（即晶体管以外的区域）需要较厚的氧化层，目的是提高场开启电压，使其高于工作电压，形成良好的隔离；同时减小金属层或多晶硅与硅衬底之间的寄生电容。
但仅靠增加场氧的厚度仍不能满足对场开启的要求（即满足场在器件正常工作时不可能开启的要求），还要对场区进行注入，增加场区的掺杂浓度，阻止沟道的生成，进一步提高开启电压。
集成电路设计的5个技术指标：1. 集成度（Integration Level）是以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。
随着集成度的提高，使IC及使用IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积和重量减小、产品成本下降，从而提高了性能/价格比，不断扩大其应用领域，因此集成度是IC技术进步的标志。
为了提高集成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等措施。
为节省芯片面积普遍采用了多层布线结构，现已达到7层布线。
晶片集成(Wafer Scale Integration-WSI)和三维集成技术也正在研究开发。
自IC问世以来，集成度不断提高，现正迈向巨大规模集成(Giga Scale Integration-GSl)。
从电子系统的角度来看，集成度的提高使IC进入系统集成或片上系统(SoC)的时代。
2. 特征尺寸 (Feature Size) ⁄（Critical Dimension）特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。
减小特征尺寸是提高集成度、改进器件性能的关键。
特征尺寸的减小主要取决于光刻技术的改进。
集成电路的特征尺寸向深亚微米发展，目前的规模化生产是0.18μm、0.15 μm 、0.13μm工艺， Intel目前将大部分芯片生产制成转换到0.09 μm 。
下图自左到方给出的是宽度从4μm~70nm按比例画出的线条。
由此，我们对特征尺寸的按比例缩小有一个直观的印象。
3. 晶片直径(Wafer Diameter) 为了提高集成度，可适当增大芯片面积。
然而，芯片面积的增大导致每个圆片内包含的芯片数减少，从而使生产效率降低，成本高。
采用更大直径的晶片可解决这一问题。
晶圆的尺寸增加，当前的主流晶圆的尺寸为8吋，正在向12吋晶圆迈进。
下图自左到右给出的是从2吋～12吋按比例画出的圆。
由此，我们对晶圆尺寸的增加有一个直观的印象。
4. 芯片面积(Chip Area) 随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。
芯片面积的增大也带来一系列新的问题。
如大芯片封装技术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。
但后一问题可通过增大晶片直径来解决。
5. 封装(Package) IC的封装最初采用插孔封装THP (through-hole package)形式。
为适应电子设备高密度组装的要求，表面安装封装(SMP)技术迅速发展起来。
在电子设备中使用SMP的优点是能节省空间、改进性能和降低成本，因SMP不仅体积小而且可安装在印制电路板的两面，使电路板的费用降低60％，并使性能得到改进。
1、解释基本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。
2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。
根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS集成电路。
按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。
按基片结构形式，可分为单片集成电路和混合集成电路两大类。
按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。
按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下”集成电路设计步骤。
参考答案：“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。
5、比较标准单元法和门阵列法的差异。
参考答案：标准单元方法设计与门阵列法基本的不同点有：(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。
标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当市线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。
(3) 门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有的各层掩膜版。
6、7、试述集成电路制造中，导体、半导体和绝缘体各起什么作用。
参考答案：导体：（1）构成低值电阻；（2）构成电容元件的极板；（3）构成电感元件的绕线；（4）构成传输线（微带线和共面波导）的导体结构；（5）与轻掺杂半导体构成肖特基结接触；（6）与重掺杂半导体构成半导体器件的电极的欧姆接触；（7）构成元器件之间的互连；（8）构成与外界焊接用的焊盘。
半导体：（1）制作衬底材料；（2）构成MOS管的源漏区，集成电路中的基本元件就是依据半导体的特性构成。
