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常用组合逻辑功能器件

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常用组合逻辑功能器件

常用组合逻辑功能器件

码为1001。其余类推。
在图4.4中，没有 I 0 ，这是因为当 I ~ I 都为高电平1时，输入 1 9
Y3Y2Y1Y0 1111 ,其反码为0000，相当于输入 I 0 ，因此，在逻辑功能
示意图中没有输入端 I 。 0
4.2
译码器/数据分配器
概述 4.2.1 4.2.2 译码器的定义和功能 集成电路译码器（二—十进制译码器）
VCC
1kΩ ×10 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 & & & &
&
当按下S0～S9任意一个键时，GS=1，表示有信号输入；
当S0～S9均没按下时，GS=0，表示没有信号输入。
三、优先编码器
前面所讨论的编码器在任何时刻都只能对一个输入信号进行编码， 否则输出编码会发生混乱，即输入编码信号是相互排斥的。而在实 际应用中往往存在多个输入信号同时输入的情况。允许同时输入多 个数码信号，而输出不发生混乱，同时又能对具有优先级别级的信 号进行编码，这样的电路称作优先编码器。 在优先编码器中，是优先级别高的编码信号排斥级别低的。至于优 先权的顺序，这完全是根据实际需要来确定的。
F1 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7
F0 I1 I 3 I 5 I 7 I1 I 3 I 5 I 7 I1 I 3 I 5 I 7
4、画逻辑电路
4.1.1编码器的定义与功能
4线-2线(二进制)编码器
二—十进制编码器 优先编码器
一、二进制编码器
二进制编码器是将某种具有特定含义的对象或信号 用二进制代码进行编码的电路。 如把I0、I1、I2、I3、I4、I5、I6、I7八个输入 信号编成对应的二进制代码输出，其编码过程为：

常用组合逻辑功能器件

常用组合逻辑功能器件
第8页/共70页
Y3
Y2
Y1
Y0
≥1
≥1
≥1
≥1
I9 I8
I7 I6 I5 I4
I3 I2
(a) 由或门构成
I1 I0
第9页/共70页
Y3
Y2
Y1
Y0
&
&
&
&
I9 I8
I7 I6 I5 I4
I3 I2
(b) 由与非门构成
I1 I0
第10页/共70页
三、优先编码器：是指当多个输入同时有信号时，电路只对其中优先级别 最高的信号进行编码。 例 3 电话室有三种电话， 按由高到低优先级排序依次是火警电话，急救 电话，工作电话，要求电话编码依次为00、01、10。试设计电话编码控 制电路。
YA B B C AC
第30页/共70页
解：
（1）将逻辑函数转换成最小项表达式，再转换成与非—与非形式。
YAB CABCAC BABC
=m3+m5+m6+m7
= m3m5m6m7
（2）该函数有三个变量，所以选用3线—8线译码器74LS138。 用一片74LS138加一个与非门就可实现逻辑函数Y，逻辑图如图1
3线/8线译码器
1
G G 2A G 2B
1
3个 使能端
第25页/共70页
输入 缓冲门
111
B2 B1 B0
111
B2 B1 B 0
译码器的扩展
用两片74LS138扩展为4线—16线译码器
Y15 Y14 Y13 Y12 Y11 Y 10 Y 9 Y 8
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

组合逻辑电路(半加器全加器及逻辑运算)

组合逻辑电路(半加器全加器及逻辑运算)

组合逻辑电路是数字电路中的一种重要类型，主要用于实现逻辑运算和计算功能。

其中，半加器和全加器是组合逻辑电路的两种基本结构，通过它们可以实现数字加法运算。

本文将详细介绍组合逻辑电路的相关知识，包括半加器、全加器以及逻辑运算的原理和应用。

一、半加器半加器是一种简单的数字电路，用于对两个输入进行加法运算，并输出其和及进位。

其结构由两个输入端(A、B)、两个输出端(S、C)组成，其中S表示和，C表示进位。

半加器的真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，半加器只能实现单位加法运算，并不能处理进位的问题。

当需要进行多位数的加法运算时，就需要使用全加器来实现。

二、全加器全加器是用于多位数加法运算的重要逻辑电路，它能够处理两个输入以及上一位的进位，并输出本位的和以及进位。

全加器由三个输入端(A、B、Cin)和两个输出端(S、Cout)组成，其中Cin表示上一位的进位，S表示和，Cout表示进位。

全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1通过全加器的应用，可以实现多位数的加法运算，并能够处理进位的问题，是数字电路中的重要组成部分。

三、逻辑运算除了实现加法运算外，组合逻辑电路还可用于实现逻辑运算，包括与、或、非、异或等运算。

这些逻辑运算能够帮助数字电路实现复杂的逻辑功能，例如比较、判断、选择等。

逻辑运算的应用十分广泛，不仅在计算机系统中大量使用，而且在通信、控制、测量等领域也有着重要的作用。

四、组合逻辑电路的应用组合逻辑电路在数字电路中有着广泛的应用，其不仅可以实现加法运算和逻辑运算，还可以用于构建各种数字系统，包括计数器、时序逻辑电路、状态机、多媒体处理器等。

组合逻辑电路还在通信、控制、仪器仪表等领域得到了广泛的应用，为现代科技的发展提供了重要支持。

数字电路的基础知识 几种常用的组合逻辑组件

数字电路的基础知识 几种常用的组合逻辑组件

（2-1）
加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的叠加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。
（2-2）
（1）半加器：
半加运算不考虑从低位来的进位
A---加数；B---被加数；S---本位和； C---进位。
设ABC每个输出代表一种组合。 b.由状态表写出逻辑式 c.由逻辑式画出逻辑图
（2-23）
2-4线译码器74LS139的内部线路
A1
A0 输入
S
控制端
&
Y3
&
Y2
输出
&
Y1
&
Y0
（2-24）
74LS139的功能表
S
A1 A0
Y0
Y1
Y2
Y3
1XX 1 1 1 1
0000111
0011011
0101101
（2-36）
0111110
“—”表示低电平有效。
（2-25）
74LS139管脚图
Ucc 2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
1S
1A0 1A1 1Y0 1Y1 1Y2 1Y3
1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
一片139种含两个2-4译码器
（2-26）
例：利用线译码器分时将采样数据送入计算机。
总 线
三态门
EA 三态门
EB 三态门
EC 三态门
ED
A
B
C

4.3常用的MSI组合逻辑器件及应用

4.3常用的MSI组合逻辑器件及应用

1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1
1 1 1 1 1 1
真值表：
A
0 0 0 0 0 0 0 0 1 1 1
B
0 0 0 0 1 1 1 1 0 0 0
0 1 1
C
0 0 1
D
0 1 0
F3 F2
0 0 0 0 0 1 1 1 1 1 × ×
0 1 1 1
F1 F0
1 0 0 1 1 0 0
1 1 0 × ×
F3 ( A, B, C , D ) = ∑ m(5,6,7,8,9) F2 ( A, B, C , D) = ∑ m(1, 2,3, 4,9) F1 ( A, B, C , D ) = ∑ m(0,3, 4,7,8) F0 ( A, B, C , D ) = ∑ m(0, 2, 4,6,8)
E1 = 1 E2 , E3 同时为低 （E2 + E3 = 0） Y0 = A2 A1 A0 = m0 = M 0 Y1 = A2 A1 A0 = m1 = M 1 …… Y7 = A2 A1 A0 = m7 = M 7
译码器的应用： 1、译码 2、 实现逻辑函数
例1 试用74LS138实现下列逻辑函数
× 1 × × × × × 0 1
× 1 × × × ×
× 1 × × × ×
1 1 1 1
0 0 0 0 0 0 1
1
1 1
0

第4章常用组合逻辑功能器件(精编)

第4章常用组合逻辑功能器件(精编)

16 VCC 15 Y0 14 Y1 13 Y2 12 Y3 11 Y4 10 Y5 9 Y6
引脚图
一个3线–8线译码器能产生三变量函数的全部最小项的反变量。
基于这一点用表该4.器2.2件能741够38方集便成地译实码现器三功变表量能逻辑函数。
输
入
输
出
G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
②画出用二进制译码器和门电路实现这些函数的接线图。
（2）功能扩展
例4.2.1 用一个3线–8线译码器实现函
数 F AB ABC ABC m0 m1
74138工作条件 ：G1=1，G2A=G2B=0
A
A2 Y0
B C
A1 A0
Y1 Y2
74138
& F
Y0 m0 Y1 m1
…
× H ×× ×× H H H H H H H H
× X H ××× H H H H H H H H
L × ×× ×× H H H H H H H H
H L L L L L L HY0 HA2A1HA0 H H H H H L L L L H H L H Y1H A2A H1A0 H H H H L L L H L H H L H Y2H A2HA1A0 H H H L L L H H H H H L H Y3 H A2AH1A0 H H L L H L L HY4 AH2A1AH0 H L H H H H L L H L H H HY5 A H2A1AH0 H L H H H L L H H L H H HY6 HA2A1AH0 H L H H L L H H H H H H HY7 HA2A1HA0 H L

数字电路第四章组合逻辑电路

数字电路第四章组合逻辑电路

(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC




（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n

《数字电子技术》康华光 习题

《数字电子技术》康华光 习题

第四章 常用组合逻辑功能器件 习题一、 选择题1、如果对键盘上108个符号进行二进制编码，则至少要（ ）位二进制数码。

(a) 5 (b) 6 (c) 7 2、半 加 器 逻 辑 符 号 如 图 所 示， 当 A =“1”，B =“1”时，C 和 S 分 别 为( )。

(a) C =0 S =0 (b) C =0 S =1 (c) C =1 S =0ABCS3、二 进 制 编 码 表 如 下 所 示， 指 出 它 的 逻 辑 式 为( )。

(a) B =Y Y 23⋅A =Y Y 13⋅ (b)B =Y Y o ⋅1 A =Y Y 23⋅ (c) B =Y Y 23⋅A = Y Y 12⋅4、 编 码 器 的 逻 辑 功 能 是 。

(a) 把 某 种 二 进 制 代 码 转 换 成 某 种 输 出 状 态 (b) 将某 种 状 态 转 换 成 相 应 的二 进 制 代 码 (c) 把 二 进 制 数 转 换 成 十进 制 数5、译 码 器 的 逻 辑 功 能 是 ( )。

(a) 把 某 种 二 进 制 代 码 转 换 成 某 种 输 出 状 态 (b) 把 某 种 状 态 转 换 成 相 应 的二 进 制 代 码 (c) 把 十 进 制 数 转 换 成 二进 制 数6、采 用 共 阳 极 数 码 管 的 译 码 显 示 电 路 如 图 所 示， 若 显 示 码 数 是 4， 译 码 器 输 出 端 应 为( )。

(a) a =b =e =“0”b =c =f =g =“1” (b) a =b =e =“1”b =c =f =g =“0” (c) a =b =c =“0”b =e =f =g =“1”ABC D7、74LS138是3线-8线译码器，译码输出为低电平有效，若输入A 2A 1A 0=100时，输出= 。

Ａ.00010000， B. 11101111 C. 11110111二、 综合题1、试用3线-8线译码器实现一组多输出逻辑函数：C B A BC A C A F ++=1 C B A BC F +=2BC A A F +=3 ABC C B C B A F ++=42、用数据选择器实现三变量多数表决器。

编码器与译码器

编码器与译码器

74LS42二—十进制译码器的逻辑.图所示。
28
3. 字符显示译码器
（1）七段显示译码器 七段LED(Light Emitting Diode)数码显示器的显示原理:
R8
Vcc
a
GND gf ab
Vcc
b
c
a
d e
f gb
f
e d c dp
g
d p
e d c dp
共阴极
GND
.
29
GND gf ab
具有译码功能的逻辑电路称为译码器。
.
13
二．二进制译码器的一般原理框图
输
入
的
是
n 位
二
进
制
代
码
EI 输入使能端
.
输出为2n 个高、低 电平信号
14
三．2线－4线译码器
A A BB
EI
1
A
1
B
1
A A B B.
＆ Y0 EIAB
＆ Y1 EIAB
＆
Y2 EIAB
＆ Y3 EIAB
15
❖ 逻辑表达式为： Y0 EIAB Y1EIAB
GND
.
5V 直流 电源
31
显示数字2
GND gf ab
a f gb e d c dp
e d c dp
GND
R
R
gf a b a
f gb
e
c d
dp
e d c dp
R
.
5V 直流 电源
32
显示数字3
GND gf ab
a f gb e d c dp
e d c dp
GND

数电常用组合逻辑功能器件

数电常用组合逻辑功能器件
A1 B1 C0
S0
Ci Si ∑
Ai B i Ci-1
A0 B0 C-1
本章小结
1．常用的中规模组合逻辑器件包括编码器、译码器、数据 选择器、数值比较器、加法器等。
2．上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用 MSI芯片的个数和品种型 号最少，芯片之间的连线最少
L ? ABC ? ABC ? ABC ? ABC ? m1 ? m2 ? m4 ? m7 ? m1 ?m2 ?m4 ?m7
F ? ABC ? ABC ? ABC ? m3 ? m5 ? m6 ? m3 ?m5 ?m6
G ? ABC ? ABC ? ABC ? ABC ? m0 ? m2 ? m4 ? m6 ? m0 ?m2 ?m4 ?m6
A3 A2A1 A0
D7 D6 D 5 D4 D3 D2 D1 D0
2．实现组合逻辑函数
（1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接 用数据选择器来实现逻辑函数。
例4.3.1 试用8选1数据选择器74151实现逻辑函数：
L ? AB? BC? AC
L
解： 将逻辑函数转换成最小
三、数据选择器的应用
1．数据选择器的通道扩展
用两片74151组成 “16选1”数据选择器
Y
Y
≥1
&
Y
Y
74151(2)
G A2 A1 A0
D7 D6 D 5 D4 D 3 D2 D1 D0
Y
Y
74151(1)
G A2 A1 A0
D7 D 6 D5 D4 D3 D2 D 1 D0

第六章 数字电路基本器件及组合逻辑电路 第四节TTL集成逻辑门

第六章 数字电路基本器件及组合逻辑电路 第四节TTL集成逻辑门
非门处于关态时输出端得到的高电平值。典型值为3.6V。 b.输出低电平UOL：当输入全为高电平时，与非门处于开
态时输出端得到的低电平值。典型值为0.3V。 c.关门电平Uoff：在保证输出电压为额定高电平3.6V的
90％时，允许的最大输入低电平值。一般Uoff≥0.8V。
数字电路基本器件及组合逻辑电路
即总的输出P为二个OC门单独输出P1和P2的“与”，等效 电路如图6－21 (b)所示。可见，OC与非门的“线与”可以 用来实现与或非逻辑功能。
数字电路基本器件及组合逻辑电路
②实现“总线”（BUS）传输 如果将多个OC与非门按图6－22所示连接，当某一个门 的选通输入Ei为“1”，其他门的选通输入皆为“0”时，这 时只有这个OC门被选通，它的数据输入信号Di就经过此选通 门被送上总线（BUS）。为确保数据传送的可靠性，规定任 何时刻只允许一个门的输出数据被选通，也就是只能允许一 个门挂在数据传输总线（BUS）上，因为若多个门被选通， 这些OC门的输出实际上会构成“线与”，就将使数据传送出 现错误。
TTL与非门是采用双极型的晶体管－晶体管形式集成的 与非逻辑门电路。
数字电路基本器件及组合逻辑电路
6.4.1 TTL与非门电路组成
图6－13是TTL与非门（CT54／74系列）的典型电路，它 由三部分组成：
输入级：由多发射极管VT1和电阻R1组成，完成“与” 逻辑功能。
中间级：由VT2和电阻R2、R3组成，从VT2的集电极和发 射极同时输出两个相位相反的信号，作为VT3、VT4输出级的 驱动信号，使VT3、VT4始终处于一管导通而另一管截止的工 作状态。
数字电路基本器件及组合逻辑电路
6.4.4 集成与非门芯片介绍 常用的TTL与非门集成电路有7400和7420等芯片，采用

《数字电子技术》第3章 组合逻辑电路

《数字电子技术》第3章 组合逻辑电路
Y1 I2 I3 I6 I7
Y3 ≥1 I9 I8
Y3
I2I3I6I7
&
Y0 I1 I3 I5 I7 I9
I1I3I5I7I9
I9 I8
逻辑图
Y2
Y1
Y0
≥1
≥1
≥1
I7I6I5I4
I3I2
(a) 由或门构成
Y2
Y1
I1 I0 Y0
&
&
&
I7I6I5I4
I3I2
(b) 由与非门构成
A
消除竞争冒险
B
C
Y AB BC AC
2
& 1
1
3
&
4
&
5
≥1
Y
3.2 编码器
编码
将具有特定含义的信息编 成相应二进制代码的过程。
编码器(即Encoder)
实现编码功能的电路
被编 信号
编 码 器
编码器
二进制编码器 二-十进制编码器
二进制 代码 一般编码器
优先编码器 一般编码器 优先编码器
（1） 二进制编码器
A B F AB AB B
&
&
00
1
01
0
C
&
F &
10 11
0F AABA BC1 AB &
1
AAB BC AB
（4）分析得出逻辑功A能 A B B C AB
A =1
同或逻辑 AB AB B
F
F AB AB A☉B
3.1.3 组合逻辑电路的设计
组合逻辑电路的设计就是根据给出的实际逻 辑问题求出实现这一关系的逻辑电路。

电子技术第8章常用组合逻辑器件及其应用

电子技术第8章常用组合逻辑器件及其应用

2、列真值表
I
Y3 Y2 Y1 Y0
0(I0)
0000
1(I1)
0001
2(I2)
0010
3(I3)
0011
4(I4)
0100
5(I5)
0101
6(I6)
0110
7(I7)
0111
8(I8)
1000
9(I9)
1001
3、逻辑表达式
Y3 I8 I9 I 8 I 9 Y2 I4 I5 I6 I7 I 4 I 5 I 6 I 7 Y1 I2 I3 I6 I7 I 2 I 3 I 6 I 7 Y0 I1 I3 I5 I7 I9 I 1 I 3 I 5 I 7 I 9
16 1615 1514 1413 1312 1211 1110 109 9
6 67 79 9 15 1514 14
74L7S41L4S8148
74L7S41L4S8148
1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 5 54 43 32 21 113 1132 1121 110 10
8.1.1 二进制编码器
用n位二进制代码可以表示N=2n个信号。用n位二进 制代码对2n个信号进行编码的电路，叫做二进制编 码器。
可分为3位二进制编码器、4位二进制编码器。
例：设计一个编码器，满足以下要求： (1) 将 I0、I1、…I7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不
应用：数字仪表中的各种显示译码器，计算机中的 地址译码器、指令译码器，通信设备中由译码器构 成的分配器，以及各种代码变换译码器等。 常见的译码器有二进制译码器、二---十进制译码器 和数字显示译码器。
8.2.1 二进制译码器

组合逻辑电路器件

组合逻辑电路器件

第四章组合逻辑模块及其应用上一章介绍了组合逻辑电路的分析与设计方法。

随着微电子技术的发展，现在许多常用的组合逻辑电路都有现成的集成模块，不需要我们用门电路设计。

本章将介绍编码器、译码器、数据选择器、数值比较器、加法器等常用组合逻辑集成器件，重点分析这些器件的逻辑功能、实现原理及应用方法。

编码器一．编码器的基本概念及工作原理编码——将字母、数字、符号等信息编成一组二进制代码。

例：键控8421BCD码编码器。

左端的十个按键S0～S9代表输入的十个十进制数符号0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0。

输出对应的8421码，为4位码，所以有4个输出端A、B、C、D。

图 键控8421BCD 码编码器由真值表写出各输出的逻辑表达式为：9898S S S S A =+=76547654S S S S S S S S B =+++= 76327632S S S S S S S S C =+++= 9753197531S S S S S S S S S S D =++++=表 键控8421BCD 码编码器真值表画出逻辑图，如图所示。

其中GS为控制使能标志，当按下S0～S9任意一个键时，GS=1，表示有信号输入；当S0～S9均没按下时，GS=0，表示没有信号输入，此时的输出代码0000为无效代码。

二．二进制编码器用n位二进制代码对2n个信号进行编码的电路称为二进制编码器。

3位二进制编码器有8个输入端3个输出端，所以常称为8线—3线编码器，其功能真值表见表，输入为高电平有效。

表编码器真值表由真值表写出各输出的逻辑表达式为： 76542I I I I A = 76321I I I I A = 75310I I I I A = 用门电路实现逻辑电路。

A A A I 3I 1I I 17I 4I 6I 02I 5图 3位二进制编码器三． 优先编码器优先编码器——允许同时输入两个以上的编码信号，编码器给所有的输入信号规定了优先顺序，当多个输入信号同时出现时，只对其中优先级最高的一个进行编码。

常用中规模组合逻辑器件

常用中规模组合逻辑器件

在中等规模的组合逻辑电路设计中，有几种常见的逻辑器件可供选择。

以下是一些常用的中规模组合逻辑器件：1. TTL（Transistor-Transistor Logic，晶体管-晶体管逻辑）：TTL是一种广泛使用的数字逻辑家族，其包括多种子系列，如74xx系列、74LSxx 系列、74ALSxx系列等。

TTL逻辑器件通常使用双极型晶体管和二极管构成，具有较高的速度和较低的功耗。

2. CMOS（Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体）：CMOS是另一种常见的数字逻辑家族，具有低功耗、高噪声抑制、较高的集成度和较广的工作电压范围等特点。

CMOS逻辑器件通常可以使用CD4000系列或74HC系列等。

3. PAL（Programmable Array Logic，可编程阵列逻辑）：PAL是一种可编程的逻辑器件，通过配置内部的与门阵列和或门阵列，可以实现特定的逻辑功能。

PAL器件通常用于中等规模的逻辑设计，其配置可以通过编程器进行编程。

4. GAL（Generic Array Logic，通用阵列逻辑）：GAL是一种可编程逻辑器件，类似于PAL，但具有更高的逻辑单元密度和更灵活的编程选项。

GAL器件通常具有更大的逻辑容量和更高的速度。

5. FPGA（Field-Programmable Gate Array，现场可编程门阵列）：FPGA 是一种灵活的可编程逻辑器件，可以在硬件级别上实现任意逻辑功能。

FPGA器件可通过编程实现中等规模的逻辑设计，具有高度的可重构性和可定制性。

这些逻辑器件在中等规模的数字逻辑设计中被广泛使用，具有不同的特点和应用场景。

选择适合特定设计需求的逻辑器件需要考虑因素包括功耗、速度、集成度、可编程性以及成本等。

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H H H H L H H H H H H
H H H H H L H H H H H
H H H H H H L H H H H
H H H H H H H L H H H
H H H H H H H H L H H
H H H H H H H H H L H
H H H H H H H H H H L
74LS138最小项译码器的电路结构
Y7 & Y6 & Y5 & Y4 & Y3 & Y2 & Y1 & Y0 &
1 A2
1 A1
1 A0
集成二进制译码器74LS138（3线-8线译码器）
VCC Y0
Y6
16
Y1
Y2 Y3
Y4
Y5
Y0
Y7
15 14 13 12 11 74LS138 10 9 Y0 A0
Y1
Y2
Y3
Y4
Y5
Y6 Y6
_
A
3
A
2
A
A
1 0
当A3=0时，低位片74LS138(1)工作，对输 入A2、A1、A0进行译码，还原出Y0～Y7，则 高位禁止工作；当A3=1时，高位片 74LS138(2)工作，还原出Y８～Y１5，而低 位片禁止工作。
2、二-十进制译码器
——集成8421 BCD码译码器74LS42
VCC A0 A1 A2 A3 Y9 Y8 Y7 16 15 14 13 12 11 74LS42 1 2 3 4 5 6 7 8 A0 10 9 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 74LS42 A1 A2 A3
输 入 输 Y1 0 0 1 出 Y2 0 1 0
A B C 1 × × 0 1 × 0 0 1
（３） 写逻辑表达式
Y C 1 AB
Y2 A B
（４） 画优先编码器逻辑图如图3所示。
C A B 1 1 &
Y1
&
Y2
图3
例3的优先编码逻辑图
在优先编码器中优先级别高的信号排斥级别低的，即具有单 方面排斥的特性。
4.2.2 集成电路译码器
1、二进制译码器：输入端为n个，则输出端 为2n个，且对应于输入代码的每一种状态， 2n个输出中只有一个为1（或为0），其余全 为0（或为1）
2线—4线译码器 3线—8线译码器 4线—16线译码器
例：用与非门设计3线—8线译码器
解：（1）列出译码表：
A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 Y0 1 0 0 0 0 0 0 0 Y1 0 1 0 0 0 0 0 0 Y2 0 0 1 0 0 0 0 0 Y3 0 0 0 1 0 0 0 0 Y4 0 0 0 0 1 0 0 0 Y5 0 0 0 0 0 1 0 0 Y6 0 0 0 0 0 0 1 0 Y7 0 0 0 0 0 0 0 1
G2 G2 A G2 B
输
出
G2
1 × 0 0 0 0 0 0 0 0
Y7
1 1 1 1 1 1 1 1 1 0
Y6
1 1 1 1 1 1 1 1 0 1
Y5
1 1 1 1 1 1 1 0 1 1
Y4
1 1 1 1 1 1 0 1 1 1
Y3
1 1 1 1 1 0 1 1 1 1
Y2
1 1 1 1 0 1 1 1 1 1
Y15 Y 14 Y13 Y 12 Y 11 Y 10 Y 9 Y 8 Y7 Y 6 Y 5 Y 4 Y 3 Y 2 Y1 Y0
Y7 Y 6 Y Y Y 3 Y 5 Y 1 Y 5 4 0 74LS138(2) G 1 G 2A G 2B A2 A1 A 0 +5v
Y7 Y 6 Y5 Y 4 Y 3 Y 2 Y 1 Y 0 74LS138(1) G 1 G 2A G 2B A2 A1 A 0
74LS148的符号图和管脚图
10 11 12 13 1 2 3 4 5 I0 I1 I2 I3 I4 I5 I6 I7 S Y0 Y1 Y2 7 4LS1 48 YEX 9 7 6 14 1 2 3 4 5 6 7 8 16 15 14 7 4LS1 48 1 3 12 11 10 9 (b ) VCC YS YEX I3 I2 I1 I0 Y0
第四章 常用组合逻辑功能器件
4.1 编码器 4.2 译码器/数据分配器 4.3 数据选择器 4.4 数值比较器 4.5 算术逻辑电路 4.6 CAD例题
4.1 编码器
•编码器的基本概念及工作原理
编码——将特定含义的输入信号（文字、数字、 符号）转换成二进制代码的过程. 能够实现编码 功能的数字电路称为编码器。 一般而言，N个不同的信号，至少需要n位二进制 数编码。 N和n之间满足下列关系: 2n≥N
Ys (a )
15
I4 I5 I6 I7 S (E) Y2 Y1 GND
74LS148 功 能 表
输入使能端 S
1
I7
×
I6
×
I5
×
输 I4
×
I3
×
入 I2
×
I1
×
I0
×
Y2
1
输 Y1
1
出 Y0
1
扩展 YEX
1
使能输出
1 YS 0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
×
×
×
×
×
×
×
0
0
0
0
1
0
1
0
×
×
×
×
(3)由真值表写出各输出的逻辑表达式为：
A2 I 4 I 5 I 6 I 7
A1 I 2 I 3 I 6 I 7
A0 I1 I 3 I 5 I 7
用门电路实现逻辑电路：
A2 &
A1 &
A0 &
1
1
1
1
1
1
1
1
I7
I6
I5
I4
I3
I2
I1
I0
二，非二进制编码器（以二－十进制编码器为例）
一、二进制编码器：
常见的编码器有8线-3线（有8个输入端，3个输出端）， 16线—4线（16个输入端，4个输出端）等等。 例1：设计一个8线-3线的编码器
解：
（1）确定输入输出变量个数:由题意知输入为I0～I78 个，输出为A1、A2 、A3。 （2）编码表见下表：（输入为高电平有效）
编码器真值表 输 I0 I 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 入 输 出
Y3 I 8 I 9 Y2 I8I9 I 4 I5 I6 I7
I4I5I6I7 Y 1 I 2 I3 I6 I7 I2I3I6I7 Y0 I1 I 3 I 5 I 7 I 9 I1I 3 I 5 I 7 I 9
该编码器为8421BCD码的编码器，当I8和I9为1时， Y3为1，前页所示真值表并非完全的真值表。 如果要化简，可以列出所有最小项的值，后面的全 为无关项。
Y0
Y1
Y2 Y3 Y4
Y5 Y6 GND
A0
A1
A2
A3
(a) 引脚排列图
(b) 逻辑功能示意图
译码器的应用
（1）实现逻辑函数
由于译码器的每个输出端分别与一个最小项相 对应，因此辅以适当的门电路，便可实现任何组 合逻辑函数。 例1 试用译码器和门电路实现逻辑函数
Y AB BC AC
D0 D1
输
D2 D3 D4 D5
出
D6 D7
使能端 的作用
G 1 G2 A G2 B
H L L L L L L L L H L L L L L L L L
译码 功能
L H H H H H H H H
H H H L L H H L H H H L H H H L H H H
Y1
1 1 1 0 1 1 1 1 1 1
Y0
1 1 0 1 1 1 1 1 1 1
× × × × × × 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
功能表_电平
74LS138 的功能表
输 入 B2 L L L L H H H H B1 L L H H L L H H B0
解：
（1）将逻辑函数转换成最小项表达式，再转换成与 非—与非形式。
Y ABC ABC ABC ABC
=m3+m5+m6+m7
= m m m m 3 5 6 7
（2）该函数有三个变量，所以选用3线—8线译码 器74LS138。 用一片74LS138加一个与非门就可实现逻辑函数 Y，逻辑图如图1所示。
I2 I3 I4 I5 I6 I7 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1
A2 A A0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
4.2 译码器/数据分配器

4.2.1 译码器的基本概念及工作原理
– 译码：编码的逆过程，即将输入代码“翻译” 成特定的输出信号。 – 译码器：实现译码功能的数字电路。 – 分类:唯一地址译码器和代码变换器。