(完整word版)CPU 与简单模型机设计实验实验报告

CPU与简单模型机设计实验1.实验目的和背景CPU是计算机的核心部件，负责执行各种运算和指令。

在现代计算机系统中，CPU的设计日益复杂和精密，其中包含了大量的逻辑单元、寄存器、控制器等组件。

本实验旨在通过设计一个简单的模型机，使学生们对CPU的基本原理和运作方式有一个直观的理解，并通过实际操作加深对计算机系统的理解。

2.实验内容和步骤本实验将分为以下几个步骤来完成：1）硬件设计：首先，根据CPU的基本原理和结构，设计一个简单的模型机，包括运算单元、寄存器、控制器等组件。

可以参考经典的冯·诺伊曼结构，根据实际需要添加一些功能模块。

2）指令设计：设计若干简单的指令集，包括算术运算、逻辑运算、跳转等指令。

指令集的设计应考虑到CPU的硬件结构，使其能够有效地执行这些指令。

3）程序编写：编写一些简单的程序，包括对指令集的测试、算术运算、逻辑运算等，以验证CPU的正确性和性能。

4）实验报告：总结实验中的设计过程、实现方法、遇到的问题以及解决方案，对设计的CPU进行性能评估和改进。

3.实验材料和工具1）计算机：用于进行程序编写和模拟实验，可以选择使用现有的模拟器或者在线平台。

2）模型机器材料：包括集成电路芯片、面包板、导线、电阻、电容等，用于搭建实验平台。

3）编程工具：用于程序编写和调试，可以选择使用C语言、Python 等高级语言。

4.实验预期结果和意义通过本次实验，学生们将能够深入了解CPU的基本原理和工作原理，掌握计算机系统的设计和实现方法。

同时，通过实际操作，学生们可以锻炼自己的设计能力、解决问题的能力和团队合作能力。

这对于深入理解计算机科学的理论知识、提高实践能力和培养创新思维具有重要意义。

5.实验总结通过本次实验，我对CPU的工作原理和计算机系统的设计有了更深入的理解，掌握了一定的设计和实现方法。

在实验过程中遇到了一些问题，如指令集设计不够合理、硬件连接错误等，通过团队合作和思考，最终得以解决。

预做实验报告4简单CPU设计与仿真一、实验目的理解并掌握CPU的基本电路结构及其设计方法，学会使用Verilog HDL对电路进行行为建模、结构建模以及仿真测试。

二、实验内容利用Verilog HDL设计一个简单的CPU模型，并进行仿真测试。

要求该处理机能够实现下列指令系统：31262521201615540指令000000rd rs1rs2and rd,rs1,rs2 000001rd rs1imme andi rd,rs1,imme 000010rd rs1rs2or rd,rs1,rs2 000011rd rs1imme ori rd,rs1,imme 000100rd rs1rs2add rd,rs1,rs2 000101rd rs1imme addi rd,rs1,imme 000110rd rs1rs2sub rd,rs1,rs2 000111rd rs1imme subi rd,rs1,imme 001000rd rs1imme load rd,rs1,imme 001001rd rs1imme store rd,rs1,imme 001010disp bne disp001011disp beq disp001100disp branch disp 要求把指令的执行分为以下5个步骤，每个步骤用一个时钟周期。

1、取指令及PC+1周期2、指令译码、读寄存器及转移周期3、ALU执行或者存储器地址计算周期4、ALU指令结束周期或者存储器访问周期5、写回周期三、实验环境PC机1台、Modelsim仿真软件1套。

四、实验步骤1、电路结构设计与逻辑设计多周期处理机的总体电路图P C寄存器堆ALUABZERO 存储器Addres sDataou t Detain CSOEWE WRITEMEMALUOPZEROWRITEZEROM U XM U X M U X1偏移量符号扩展立即数符号扩展WRITEREG DI AD A1A2Q2Q1SELLOADSELST偏移量立即数Rd rs1rs2RdWRITEPCM U XI RM U XSELLDSTSELALUASELALUBAB IM WRITEIRZEROOPCODE 控制部件控制信2、建立Verilog 模型module TOP(clk,rst,start,memwe,memin,memaddr,zero,n,v,c,dataout);input clk,rst,start,memwe;input [31:0]memin;input [4:0]memaddr;output [31:0]dataout;output n,v,c,zero;wire clk,rst;wire writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero;wire [5:0]opcode;wire [1:0]aluop,selalub;wire zero;datapathu0(writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,w ritezero,clk,rst,memin,memaddr,memwe,zero,n,v,c,opcode,dataout);controlu1(clk,start,zero,opcode,writepc,selldst,writemem,writeir,selload,selst,writereg,se lalua,selalub,aluop,writezero);endmodulemoduledatapath(writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,alZEROuop,writezero,clk,rst,memin,memaddr,memwe,zero,n,v,c,opcode,dataout); inputwritepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero,clk,rst,m emwe;input[1:0]selalub,aluop;input[4:0]memaddr;input[31:0]memin;output zero,n,v,c;output[5:0]opcode;output[31:0]dataout;wire[4:0]pcout,address,memaddr,mux3out;wire[31:0]memin,mux4out,mux5out,imme,disp;wire memwe,zero1;wire[31:0]dataout,Q1,datain,irout,f,aluout;pc pc1(pcout,aluout[4:0],writepc,clk,rst);mux21_5mux1(address,pcout,aluout[4:0],selldst);memorymem(dataout,datain,address,writemem,memin,memaddr,memwe,clk,rst);//memin,memaddr,memweÊÇΪÁËÔڼĴæÆ÷ÖÐÊäÈëÊý¾Ý¶øÓÃir ir1(irout,dataout,clk,rst,writeir);mux21_32mux2(f,aluout,dataout,selload);mux21_5mux3(mux3out,irout[4:0],irout[25:21],selst);registerfileregisterfile(Q1,datain,f,clk,rst,writereg,irout[25:21],irout[20:16],mux3out); mux21_32mux4(mux4out,Q1,{27'b0,pcout},selalua);assignimme={irout[15],irout[15],irout[15],irout[15],irout[15],irout[15],irout[15],irout[1 5],irout[15],irout[15],irout[15],irout[15],irout[15],irout[15],irout[15],irout[15],iro ut[15:0]};assigndisp={irout[25],irout[25],irout[25],irout[25],irout[25],irout[25],irout[25:0]}; mux41_32mux5(mux5out,datain,imme,32'd1,disp,selalub);ALU alu1(aluop,mux4out,mux5out,aluout,n,v,c,zero1);dff zeroflag(zero,zero1,clk,rst,writezero);assign opcode=irout[31:26];endmodulemodulecontrol(clk,start,zero,opcode,writepc,selldst,writemem,writeir,selload,selst,writer eg,selalua,selalub,aluop,writezero);input clk,start,zero;input[5:0]opcode;output writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero;output[1:0]selalub,aluop;reg[3:0]q;wire[3:0]d;wire zero;always@(posedge clk)beginif(start)q<=4'd0;elseq<=d;endassignd[0]=(~q[3]&~q[2]&~q[1]&~q[0])|((~q[3]&~q[2]&~q[1]&q[0])&(~opcode[3]&op code[0]))|((~q[3]&~q[2]&~q[1]&q[0])&(opcode[3]&~opcode[2]&~opcode[1]&op code[0]))|(~q[3]&~q[2]&q[1]&q[0])|(~q[3]&q[2]&~q[1]&q[0]);assignd[1]=((~q[3]&~q[2]&~q[1]&q[0])&(~opcode[3]&~opcode[0]))|((~q[3]&~q[2]&~q [1]&q[0])&(~opcode[3]&opcode[0]))|(~q[3]&~q[2]&q[1]&~q[0])|(~q[3]&~q[2]& q[1]&q[0])|(q[3]&~q[2]&~q[1]&~q[0]);assignd[2]=((~q[3]&~q[2]&~q[1]&q[0])&(opcode[3]&~opcode[2]&~opcode[1]&~opcod e[0]))|((~q[3]&~q[2]&~q[1]&q[0])&(opcode[3]&~opcode[2]&~opcode[1]&opcod e[0]))|(~q[3]&~q[2]&q[1]&~q[0])|(~q[3]&~q[2]&q[1]&q[0]);assignd[3]=(~q[3]&q[2]&~q[1]&~q[0])|(~q[3]&q[2]&~q[1]&q[0])|(q[3]&~q[2]&~q[1]& ~q[0]);assignwritepc=(~q[3]&~q[2]&~q[1]&~q[0])|((~q[3]&~q[2]&~q[1]&q[0])&((opcode[3]& opcode[2]&~opcode[1]&~opcode[0])|(opcode[3]&~opcode[2]&opcode[1]&~opco de[0]&~zero)|(opcode[3]&~opcode[2]&opcode[1]&opcode[0]&zero)));assignselldst=(~q[3]&q[2]&~q[1]&~q[0])|(~q[3]&q[2]&~q[1]&q[0])|(q[3]&~q[2]&~q[1] &~q[0])|(q[3]&~q[2]&~q[1]&q[0])|(q[3]&~q[2]&q[1]&~q[0]);assign writemem=q[3]&~q[2]&~q[1]&q[0];assign writeir=~q[3]&~q[2]&~q[1]&~q[0];assignselload=(~q[3]&q[2]&~q[1]&~q[0])|(q[3]&~q[2]&~q[1]&~q[0])|(q[3]&~q[2]&q[1] &~q[0]);assign selst=(~q[3]&q[2]&~q[1]&q[0])|(q[3]&~q[2]&~q[1]&q[0]);assignwritereg=(~q[3]&q[2]&q[1]&~q[0])|(~q[3]&q[2]&q[1]&q[0])|(q[3]&~q[2]&q[1] &~q[0]);assign selalua=(~q[3]&~q[2]&~q[1]&~q[0])|(~q[3]&~q[2]&~q[1]&q[0]); assign selalub[1]=(~q[3]&~q[2]&~q[1]&~q[0])|(~q[3]&~q[2]&~q[1]&q[0]);assignselalub[0]=(~q[3]&~q[2]&~q[1]&q[0])|(~q[3]&~q[2]&q[1]&q[0])|(~q[3]&q[2]&~ q[1]&~q[0])|(~q[3]&q[2]&~q[1]&q[0])|(~q[3]&q[2]&q[1]&q[0])|(q[3]&~q[2]&~q [1]&~q[0])|(q[3]&~q[2]&~q[1]&q[0])|(q[3]&~q[2]&q[1]&~q[0]);assign writezero=(~q[3]&q[2]&q[1]&~q[0])|(~q[3]&q[2]&q[1]&q[0]);assignaluop[1]=(~q[3]&~q[2]&~q[1]&~q[0])|(~q[3]&~q[2]&~q[1]&q[0])|((~q[3]&~q[2] &q[1]&~q[0])&(~opcode[3]&opcode[2]))|((~q[3]&~q[2]&q[1]&q[0])&(~opcode[ 3]&opcode[2]))|(~q[3]&q[2]&~q[1]&~q[0])|(~q[3]&q[2]&~q[1]&q[0])|((~q[3]&q[2]&q[1]&~q[0])&(~opcode[3]&opcode[2]))|((~q[3]&q[2]&q[1]&q[0])&(~opcode[3]&opcode[2]))|(q[3]&~q[2]&~q[1]&~q[0])|(q[3]&~q[2]&~q[1]&q[0])|(q[3]&~q[ 2]&q[1]&~q[0]);assignaluop[0]=((~q[3]&~q[2]&q[1]&~q[0])&(~opcode[3]&opcode[1]))|((~q[3]&~q[2] &q[1]&q[0])&(~opcode[3]&opcode[1]))|((~q[3]&q[2]&q[1]&~q[0])&(~opcode[3] &opcode[1]))|((~q[3]&q[2]&q[1]&q[0])&(~opcode[3]&opcode[1])); endmodulemodule memory(dataout,datain,address,we,memin,memaddr,memwe,clk,reset); output[31:0]dataout;input[31:0]datain,memin;input[4:0]address,memaddr;input clk,reset,we,memwe;wire we1;wire[4:0]address1;wire[31:0]decoderout;wire[31:0]regen;wire[31:0]datain1;wire[31:0]q0,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12,q13,q14,q15,q16,q17,q18,q19,q20,q21, q22,q23,q24,q25,q26,q27,q28,q29,q30,q31;assign address1=memwe?memaddr:address;assign datain1=memwe?memin:datain;decoder dec0(decoderout,address1);assign we1=we|memwe;assign regen[0]=decoderout[0]&we1;assign regen[1]=decoderout[1]&we1;assign regen[2]=decoderout[2]&we1;assign regen[3]=decoderout[3]&we1;assign regen[4]=decoderout[4]&we1;assign regen[5]=decoderout[5]&we1;assign regen[6]=decoderout[6]&we1;assign regen[7]=decoderout[7]&we1;assign regen[8]=decoderout[8]&we1;assign regen[9]=decoderout[9]&we1; assign regen[10]=decoderout[10]&we1; assign regen[11]=decoderout[11]&we1; assign regen[12]=decoderout[12]&we1; assign regen[13]=decoderout[13]&we1; assign regen[14]=decoderout[14]&we1; assign regen[15]=decoderout[15]&we1; assign regen[16]=decoderout[16]&we1; assign regen[17]=decoderout[17]&we1; assign regen[18]=decoderout[18]&we1; assign regen[19]=decoderout[19]&we1; assign regen[20]=decoderout[20]&we1; assign regen[21]=decoderout[21]&we1; assign regen[22]=decoderout[22]&we1; assign regen[23]=decoderout[23]&we1; assign regen[24]=decoderout[24]&we1; assign regen[25]=decoderout[25]&we1; assign regen[26]=decoderout[26]&we1; assign regen[27]=decoderout[27]&we1; assign regen[28]=decoderout[28]&we1; assign regen[29]=decoderout[29]&we1; assign regen[30]=decoderout[30]&we1; assign regen[31]=decoderout[31]&we1; register reg0(q0,datain1,clk,reset,regen[0]); register reg1(q1,datain1,clk,reset,regen[1]); register reg2(q2,datain1,clk,reset,regen[2]); register reg3(q3,datain1,clk,reset,regen[3]); register reg4(q4,datain1,clk,reset,regen[4]); register reg5(q5,datain1,clk,reset,regen[5]); register reg6(q6,datain1,clk,reset,regen[6]); register reg7(q7,datain1,clk,reset,regen[7]); register reg8(q8,datain1,clk,reset,regen[8]); register reg9(q9,datain1,clk,reset,regen[9]); register reg10(q10,datain1,clk,reset,regen[10]); register reg11(q11,datain1,clk,reset,regen[11]); register reg12(q12,datain1,clk,reset,regen[12]); register reg13(q13,datain1,clk,reset,regen[13]); register reg14(q14,datain1,clk,reset,regen[14]); register reg15(q15,datain1,clk,reset,regen[15]); register reg16(q16,datain1,clk,reset,regen[16]); register reg17(q17,datain1,clk,reset,regen[17]); register reg18(q18,datain1,clk,reset,regen[18]); register reg19(q19,datain1,clk,reset,regen[19]); register reg20(q20,datain1,clk,reset,regen[20]);register reg21(q21,datain1,clk,reset,regen[21]);register reg22(q22,datain1,clk,reset,regen[22]);register reg23(q23,datain1,clk,reset,regen[23]);register reg24(q24,datain1,clk,reset,regen[24]);register reg25(q25,datain1,clk,reset,regen[25]);register reg26(q26,datain1,clk,reset,regen[26]);register reg27(q27,datain1,clk,reset,regen[27]);register reg28(q28,datain1,clk,reset,regen[28]);register reg29(q29,datain1,clk,reset,regen[29]);register reg30(q30,datain1,clk,reset,regen[30]);register reg31(q31,datain1,clk,reset,regen[31]);mux_32mux0(dataout,q0,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12,q13,q14,q15,q16,q17,q 18,q19,q20,q21,q22,q23,q24,q25,q26,q27,q28,q29,q30,q31,address); endmodule3、设计测试文件`timescale1ns/1nsmodule TOP_test;reg clk,rst,start,memwe;reg[31:0]memin;reg[4:0]memaddr;wire zero,n,v,c;wire[31:0]dataout;TOP u(clk,rst,start,memwe,memin,memaddr,zero,n,v,c,dataout);always#50clk=~clk;initialbeginclk=1;rst=0;start=0;#20rst=1;//load instruction and data to memory.#100rst=0;memwe=1;memin=32'b001000_00000_11111_0000000000010000;//load r0,r31,16memaddr=5'd0;#100memwe=1;memin=32'b001001_00000_11111_0000000000010001;//store r0,r31,17memaddr=5'd1;#100memwe=1;memin=32'b001000_00001_11111_0000000000010001;//load r1,r31,17memaddr=5'd2;#100memwe=1;memin=32'b000001_00010_00000_0101010101010101;//andi r2,r0,16'b0101010101010101memaddr=5'd3;#100memwe=1;memin=32'b000101_00011_00010_0000000000001011;//addi r3,r2,16'b0000000000001011memaddr=5'd4;#100memwe=1;memin=32'b001100_11111111111111111111111011;//branch-5memaddr=5'd5;#100memwe=1;memin=32'hFFFF_FFFF;//load data to memorymemaddr=5'd16;//start to execuit instructions.#100memwe=0;start=1;#100start=0;#10000$stop;endendmodule注意：测试的完备性。

图5-1-1 基本CPU 构成原理图除了程序计数器（PC）,其余部件在前面的实验中都已用到，在此不再讨论。

系统的程序计数器（PC）和地址寄存器（AR）集成在一片CPLD 芯片中 .CLR 连接至CON 单元的总清端CLR,按下CLR 按钮，将使PC 清零，LDPC 和T3 相与后作为计数器的计数时钟,当LOAD为低时，计数时钟到来后将CPU 内总线上的数据打入PC。

如图5-1—2所示。

图5-1—2 程序计数器（PC）原理图本模型机和前面微程序控制器实验相比，新增加一条跳转指令JMP,共有五条指令:IN （输入）、ADD(二进制加法)、OUT（输出)、JMP（无条件转移），HLT(停机）,其指令格式如下（高４位为操作码)：其中JMP 为双字节指令,其余均为单字节指令，＊**＊＊＊＊*为addr 对应的二进制地址码。

微程序控制器实验的指令是通过手动给出的，现在要求CPU 自动从存储器读取指令并执行。

根据以上要求，设计数据通路图,如图5—1—3 所示。

本实验在前一个实验的基础上增加了三个部件,一是PC（程序计数器），另一个是AR(地址寄存器），还有就是MEM（主存）。

因而在微指令中应增加相应的控制位，其微指令格式如表5-1—1 所示.图5—1-3 数据通路图表5—1-1 微指令格式系统涉及到的微程序流程见图5-1—4 所示，当拟定“取指”微指令时，该微指令的判别测试字段为P<1〉测试。

指令译码原理见图3—2-3 所示，由于“取指"微指令是所有微程序都使用的公用微指令，因此P<1〉的测试结果出现多路分支。

本机用指令寄存器的高6 位(IR7—IR2）作为测试条件，出现５路分支，占用５个固定微地址单元，剩下的其它地方就可以一条微指令占用控存一个微地址单元随意填写,微程序流程图上的单元地址为16 进制。

图5-1-4 简单模型机微程序流程图当全部微程序设计完毕后,应将每条微指令代码化,表5-1-2 即为将图5-1—4 的微程序流程图按微指令格式转化而成的“二进制微代码表”。

评语: 课中检查完成的题号及题数：课后完成的题号与题数：成绩: 自评成绩: 85实验报告实验名称：CPU 与简单模型机设计实验日期：2015.11.17 班级： 2 学号：13 姓名：周小多一、实验目的：1. 掌握一个简单CPU 的组成原理。

2. 在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机。

3. 为其定义五条机器指令，编写相应的微程序，并上机调试掌握整机概念。

二、实验内容：1.要实现一个简单的CPU，并且在此CPU 的基础上，继续构建一个简单的模型计算机。

CPU 由运算器（ALU）、微程序控制器（MC）、通用寄存器（R0），指令寄存器（IR）、程序计数器（PC）和地址寄存器（AR）组成,如图2-1-1 所示。

这个CPU 在写入相应的微指令后，就具备了执行机器指令的功能，但是机器指令一般存放在主存当中，CPU 必须和主存挂接后，才有实际的意义，所以还需要在该CPU 的基础上增加一个主存和基本的输入输出部件，以构成一个简单的模型计算机。

2.本模型机和前面微程序控制器实验相比，新增加一条跳转指令JMP，共有五条指令：IN（输入）、ADD（二进制加法）、OUT（输出）、JMP（无条件转移），HLT（停机），其指令格式如下（高４位为操作码）：助记符机器指令码说明IN 0010 0000 IN→R0ADD 0000 0000 R0 + R0→R0OUT 0011 0000 R0→OUTJMP addr 1100 0000 addr→ PCHLT 0101 0000 停机3. 设计一段机器程序，要求从IN 单元读入一个数据，存于R0，将R0 和自身相加，结果存于R0，再将R0 的值送OUT 单元显示。

根据要求可以得到如下程序，地址和内容均为二进制数。

地址内容助记符说明00000000 00100000 ; START: IN R0 从IN 单元读入数据送R000000001 00000000 ; ADD R0,R0R0 和自身相加，结果送R000000010 00110000 ; OUT R0R0 的值送OUT 单元显示00000011 11100000 ; JMP START跳转至00H 地址00000100 0000000000000101 01010000 ; HLT停机三、项目要求及分析：1. 试修改现有的指令系统，将加法指令的功能修改为R0的内容和某个存储单元的内容相加;增加存数、取数和减法三条机器指令，指令助记符分别为STA、LAD 和SUB，指令操作码分别为十六进制的60、70和80。

简单模型机实验报告篇一：模型机实验报告HUNAN UNIVERSITY课程实习报告题目：模型机学生姓名学生学号 XX0801328专业班级计算机科学与技术（3）班指导老师方恺晴完成日期思考题：1. 给定一个复合运算式子以及指令码IR[7..5]与八位BUS总线对应情况。

要求写出七条指令新的指令码并写出复合运算执行mif文件。

修改模型机电路调试程序以实现复合运算。

例：已知A=55H，B=8AH，C=F0H；IR[7..5]对应BUS8,BUS1,BUS3；写出(Aplus/B)^(/(/CplusB))的mif文件，并在模拟机上实现。

答：模拟机电路修改如下：存储器预设指令重设：计算结果：(A+/B)^(/(/C+B))=42H2. Microcomputer.vhd代码中进程ct1，ct2，ct3，ct4功能划分依据是什么？ct1：微序列控制器下址跳转。

ct2：实现各种指令，主要集中在实现从存储器或者寄存器释放数据到总线上。

ct3：完成各种指令，从总线上装载数据到相应的存储器或者寄存器中。

ct4：生成下址，判断下址生成方式，根据不太那个的方式生成下址。

3. Microcomputer.vhd代码中如何定义并初始化RAM？type ram is array(0 to 37)of std_logic_vector(7 downto 0); --38*8ramsignal ram8:ram:=(x”20”, x”1e”, x”80”, x”40”, x”20”, x”20”, x”1d”, x”c0”, x”20”, x”40”, x”21”, x”20”, x”1f”, x”80”, x”40”, x”22”, x”20”, x”1e”, x”c0”, x”22”, x”80”, x”e0”, x”21”, x”40”, x”23”, x”60”, x”23”, x”a0”, x”00”, x”55”, x”8a”, x”f0”,others=>x”00”) –initialize ram44. Microcomputer.vhd代码中bus_reg_t2 将ram8存储器中对应于ar中地址单元的数据取出来放到bus_reg_t2寄存器中。

非常简单CPU与相对简单的CPU模拟器实验实验目的：本次实验主要是在非常简单和相对简答的CPU模拟器上观察程序的运行，更加形象直观的了解CPU中程序运行的各个步骤以及各个寄存器和逻辑单元在各个步骤时发挥的作用。

加深对CPU的分析和理解。

实验方法：在Java Runtime Eviroment软件平台下通过运行CPU模拟器，输入指令程序，然后运行，直接观察CPU的寄存器部分和状态图部分的运行，记录并进行分析，理解。

实验准备：在启动模拟器之前必须先行安装Java Runtime Eviroment软件，准备好VSCPU.zip、RSCPU.zip两个文件，并建目录“c:\实验”，将VSCPU.zip、RSCPU.zip 放置其中。

实验步骤与CPU的截图分析：一、非常简单的ＣＰＵ模拟器：在做好前面的准备工作后，即可以开始非常简答的ＣＰＵ模拟器模拟：1、先将目录c:\实验下的VSCPU.zip解压至D:\vscpu2、打开D:\vscpu\VSCPU中的index.html页面以运行“非常简单CPU模拟器”。

如下图所示的页面：3、观看该模拟器使用方法的动画：（如果了解操作步骤此步也可以省略）D:\vscpu\VSCPU\Very Simple-FLASH\VerSimpleCPUSCREEN.html。

４、输入教材P168页程序，在模拟器中观察程序的运行。

如下图所示：分析：在输入程序的时候，应注意像２７Ｈ，３９Ｈ这些数据前面要加上ＤＢ，并且要有空格，然后才能运行程序。

上面的六行指令是书上的指令，下面就是要运行一下，动态观察ＣＰＵ的运行过程。

运行ＣＰＵ模拟器的步骤如下：首先在输完代码之后要先进行编译，点击Ａssemble按钮你，编译成功，后分别点击1、View Register Section 按钮，即是CPU寄存器部分的运行图2、View Memory按钮，即是内存部分的运行图3、View Control Unit按钮，即是控制单元的运行图，分别从这三个图观察CPU 的运行过程。

《计算机组诚愿理》实验报告实验序号：04 实验项目名称： CPU 与简单模型机设计实验（2）载入指令文件，进行验证：（3）运行指令（程序）：将时序与操作台单元的开关KK1 和KK3 置到‘运行’档，实验类型选择简单模型机，CON单元中按CLR清零，检测结果是否与预测的一致。

四、实验结果与数据处理(过程分析):(1)启动IN单元，向其中输入操作数（这里值为03）；（2）启动程序计数器（PC），然后自动进行加1操作，将指令地址存放到地址寄存器（AR）；（3）从存储器当中读取指令，并将它存放到指令寄存器（IR）当中，然后对指令进行编译处理，形成控制信号，来控制各个部件的工作；（4）启动读操作，将IN单元当中操作数（03）读入到R0寄存器；（5）接着从PC中取出第二条指令的地址，并自动加1,并将它存放到AR当中；（6）从存储器当中取出第二条指令，并将它存放到IR当中，并进行编译；（7）将存储器R0中的03值送到A和B当中；（8）启动ALU运算器，执行加操作，并将运算结果送往R0当中；（8）同样从PC当中第三条指令（将运算结果送往OUT单元显示），取指令流程与上述类似；执行操作，将运算结果送往OUT单元进行显示；五、分析与讨论(心得)答：这是一个简单的CPU是由运算器（ALU）、微程序控制器（MC）、通用寄存器（R0），指令寄存器（IR）、程序计数器（PC）和地址寄存器（AR）组成；这个实验是了解了一些指令：：IN（输入）、ADD（二进制加法）、OUT（输出）、JMP （无条件转移），HLT（停机）；再者，就是观察运行载入的指令文件的过程，通过数据通路图整个过程的变化即数据的流向及处理情况，尝试着去理解CPU在MC的控制下CPU的其他部件（ALU RO IR PC AR）的调用和处理的细节；通过这。

实验中央处理器的设计与实现一、实验目的1、理解中央处理器的原理图设计方法。

2、能够设计实现典型MIPS的11条指令。

二、实验要求1、使用Logisim完成数据通路、控制器的设计与实现。

2、完成整个处理器的集成与验证。

3、撰写实验报告，并提交电路源文件。

三、实验环境VMware Workstations Pro + Windows XP + Logisim-win-2.7.1四、操作方法与实验步骤1、数据通路的设计与实现数据通路主要由NPC、指令存储器、32位寄存器文件、立即数扩展部件、ALU、数据存储器构成。

其中指令存储器和数据存储器可直接调用软件库中的ROM和RAM元件直接完成，其余部件的设计如图所示：图1.1 NPC图1.2 32位寄存器图1.3 立即数扩展部件图1.4 ALU2、控制器的设计与实现控制器的主要设计思想如图所示图2.1 控制器设计思想输入000000001101100011101011000100000010输出R-type ORI LW SW BEQ JUMP RegDst100x x x ALUSrc01110x MemtoReg001x x x RegWrite111000 MemWrite000100 Branch000010 Jump000001 Extop x0111x ALUop210000x ALUop1x100x x ALUop0x0001xALUop[2:0]Funct[3:0]指令ALUctr[2:0] 1110000add0101110010sub1101110100and0001110101or0011111010slt111010xxxx ori001000xxxx Lw/sw010011xxxx beq110表2.1 控制器设计真值表图2.2 控制器3、处理器的集成与验证集成：将各个部件按要求链接，具体方式如图所示：图3.1 CPU验证：将指令的16进制表示输入指令存储器，运行后记录寄存器中的数据与标准值进行对照：图3.2 寄存器对照值图3.3 寄存器实际运行值由上两图对照可得CPU的功能实现成功。

CPU实验报告范文一、实验目的本次实验的目的是设计和实现一个简单的中央处理器（CPU），通过实践掌握CPU的基本工作原理和实现方法。

二、实验原理1.CPU的基本概念中央处理器（CPU）是计算机的核心部件，负责执行计算机指令和控制计算机的操作。

它由运算器、控制器和寄存器组成。

运算器负责执行算术和逻辑运算，包括加法、减法、乘法、除法等。

控制器负责指挥CPU的工作，通过控制总线实现对内存和其他外部设备的访问。

寄存器是CPU内部的存储器，用于暂时存放指令、数据和中间结果。

2.CPU的实现方法CPU的实现采用组合逻辑电路和时序逻辑电路相结合的方法。

组合逻辑电路是由逻辑门构成的电路，它的输入只依赖于当前时刻的输入信号，输出也只与当前时刻的输入信号有关。

而时序逻辑电路则包含存储元件，其输出不仅与当前时刻的输入信号有关，还与之前的输入信号有关。

CPU的实现过程主要包括以下步骤：（1）设计指令集：确定CPU支持的指令集，包括指令的格式和操作码。

（2）设计控制器：根据指令集设计控制器，确定各个指令的执行过程和控制信号。

（3）设计运算器：根据指令集设计运算器，确定支持的算术和逻辑运算。

（4）设计寄存器：确定需要的寄存器数量和位数，设计寄存器的输入输出和工作方式。

3.实验环境和工具本次实验使用的环境和工具如下：（1）硬件环境：计算机、开发板、示波器等。

（2）软件环境：Win10操作系统、Vivado开发工具等。

三、实验步骤1.设计指令集根据实验要求，我们设计了一个简单的指令集，包括加法、减法、逻辑与、逻辑或和移位指令。

每个指令有特定的操作码和操作数。

2.设计控制器根据指令集设计了一个控制器。

控制器根据指令的操作码产生相应的控制信号，控制CPU内部寄存器、运算器和总线的操作。

3.设计运算器根据指令集设计了一个运算器。

运算器包括加法器、减法器、与门和或门等。

它通过输入的操作数和控制信号完成相应的运算操作。

4.设计寄存器根据实验需求确定了所需的寄存器数量和位数。