Xilinx ISE 6[1].2实验指导

引言：概述：ISE软件是由Xilinx公司开发的一款集成电路设计工具，使用该软件可以进行数字电路设计、仿真、验证以及实现等多个阶段的工作。

在设计阶段，ISE软件提供了丰富的组件库和设计工具，方便用户进行电路原理图的绘制和逻辑设计。

在验证阶段，ISE软件可以进行功能仿真和时序仿真，以确保设计的正确性和稳定性。

在实现阶段，ISE软件提供了先进的布局与布线工具，能够将设计转化为实际的电路板。

正文内容：1.安装与启动1.1ISE软件安装包1.2安装ISE软件1.3启动ISE软件2.项目管理2.1创建新项目2.2导入已有项目2.3添加设计文件2.4设定项目属性2.5保存和备份项目3.设计流程3.1电路原理图设计3.1.1组件选择3.1.2连接元件3.1.3设置元件属性3.2逻辑设计3.2.1设计约束3.2.2逻辑优化3.2.3时序约束3.3约束文件编辑3.3.1约束规则3.3.2约束语法3.3.3约束检查3.4时序仿真3.4.1创建仿真波形3.4.2设定初始状态3.4.3运行仿真3.5功能仿真3.5.1设置输入信号3.5.2运行仿真3.5.3分析仿真结果4.仿真与验证4.1时序分析4.1.1设定时钟4.1.2时序路径分析4.1.3时序优化4.2时序约束验证4.2.1满足约束4.2.2修复时序错误4.3灵敏度分析4.3.1设定输入敏感性4.3.2分析敏感性4.4逻辑分析4.4.1切换敏感性4.4.2分析逻辑状态5.布局与布线5.1物理约束5.1.1面积约束5.1.2信号完整性约束5.1.3电源与接地约束5.2布局5.2.1网表导入5.2.2管理物理资源5.2.3进行布局布线5.3时序优化5.3.1满足时序约束5.3.2缩短信号传输路径5.3.3优化时钟分配5.4布线5.4.1管理布线资源5.4.2进行布线5.4.3路由与优化5.5设计规约检查5.5.1检查布局布线规约5.5.2修复设计规约错误总结：引言概述：ISE软件是一款功能强大的集成开发环境工具，广泛应用于数字电路设计和实现。

实验一ISE工具的使用流程--拨码开关控制LED实验1.1 实验目的1.学会ISE的基本开发流程和常用功能的使用，本实验直接使用新建一个拨码开关控制led 实验来作为设计文件，通过ise 综合、映射、布局布线后，生成FPGA位流配置文件，通过JTAG口对开发板上FPGA进行配置。

2学会最基本拨码开关和led 工作原理。

1.2 实验原理1.实验开发板的拨码开关向上拨动时处于低电平，向下处于高电平，用此来控制LED灯。

2.LED灯的的一端已经接高电平，另一端接FPGA的IO口，因此当IO输出低电平是便可点亮LED灯，否则LED为暗。

3.按键默认为高电平，按键按下时接地为低电平来检测按键的按下的复位信号。

1.3 实验步骤1.打开ISE应用程序，进入图形化界面图表 12.点击File－>New project,在弹出的对话框中设定工程和工程路径，用HDL源码,NEXT图表 23.选定器件和封装，点击NEXT.图表 34.在工程中创建源文件，选择New Source.,选中Verilog Module,输入源文件名称图表 45.可在弹出的对话框中输入信号的输入输出定义，也可暂时不定义图表 56.点击下一步，点击finish,然后自动回到creat a new source 对话框，点击下一步，再击下一步，然后点击finish 。

图表 66.点击设计的源文件，然后整个界面如图所示图表77.将鼠标置于输入输出的下方，点击工具栏中的，然后进入各子目录选择如下，这是一个快捷操作模板。

右键use in file,可在源文件中看到已经添加相应的模板，然后修改一些端口、添加内容完善整个工程设计。

图表88.写源文件的代码如下module key_led(clk, key, reset_n, led);input clk;input key;input reset_n;output led;reg led;// Usage of asynchronous resets may negatively impact FPGA resources// and timing. In general faster and smaller FPGA designs will// result from not using asynchronous resets. Please refer to// the Synthesis and Simulation Design Guide for more information.always @(posedge clk or negedge reset_n)if (!reset_n) beginled <= 1;endelse beginif(key==0)led <=0;elseled <=1;endendmodule可用design Utilities点击create schematic symbol下观看所生成的原理图来分析电路的性能。

Xilinx软件使用步骤目录基本操作1. 打开xilinx2. open project3. New project4. 创建新的 .vhd文件5. 建立波形文件6. 综合7. 仿真8. 下载程序到电路板中需要注意的问题1.生成顶层原理图2.建立.ucf文件3. implement时出错的原因4.仿真时的问题基本操作1. 打开xilinx图1 打开xilinx界面2. open project图2 open project图3 查找要打开的.ise文件单击打开后，出现在左侧box中。

图4 open project3. New project顶层文件类型，原理图类型选Schematic，否则选择HDL；单击下一步，通过右侧value各项目，配置器件类型，即FPGA 型号。

注意：此处配置错误的话，综合时会出现放不下或者些不进去的错误。

配置完成后，单击下一步，出现创建源文件对话框如下图所示。

不需做设置更改，直接点击下一步，出现添加现有源对话框如下图所示。

不需做任何设置，直接单击下一步，出现New project information对话框，如下图所示。

确认信息无误后，单击完成，创建的新的project即出现在主页面左侧Sources in project中，如下图所示。

4. 创建新的 .vhd文件右击主页面左侧Sources in project中xc2s200-5pq208，在右键菜单中选择New source，如下图所示；出现New source对话框；左侧选择VHDL Module，右侧输入文件名，如下图所示，单击下一步；出现define vhdl source对话框，输入端口名，输入输出类型和MSB，LSB, 如下图所示，然后单击下一步，出现信息对话框，如下图所示，确认无误后，单击完成。

然后主页面如下图所示：5. 建立波形文件在主页面，编程之后保存。

在如下图所示位置右击.vhd文件，选择new source选项。

ISE实⽤指导书第⼀节ISE的介绍与安装4.1.1 ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决⽅案的供应商，研发、制造并销售应⽤范围⼴泛的⾼级集成电路、软件设计⼯具以及定义系统级功能的IP（Intellectual Property）核，长期以来⼀直推动着FPGA技术的发展。

Xilinx的开发⼯具也在不断地升级，由早期的Foundation系列逐步发展到⽬前的ISE 9.1i系列，集成了FPGA开发需要的所有功能，其主要特点有：包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最⾼的性能，提供了⼀个功能强⼤的设计收敛环境；全⾯⽀持Virtex-5系列器件（业界⾸款65nm FPGA）；集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈；可以节省⼀个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。

Foundation Series ISE具有界⾯友好、操作简单的特点，再加上Xilinx的FPGA芯⽚占有很⼤的市场，使其成为⾮常通⽤的FPGA ⼯具软件。

ISE作为⾼效的EDA设计⼯具集合，与第三⽅软件扬长补短，使软件功能越来越强⼤，为⽤户提供了更加丰富的Xilinx 平台。

4.1.2 ISE功能简介ISE的主要功能包括设计输⼊、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其⼯作流程⽆需借助任何第三⽅EDA软件。

设计输⼊：ISE提供的设计输⼊⼯具包括⽤于HDL代码输⼊和查看报告的ISE⽂本编辑器（The ISE Text Editor），⽤于原理图编辑的⼯具ECS（The Engineering Capture System），⽤于⽣成IP Core的Core Generator，⽤于状态机设计的StateCAD以及⽤于约束⽂件编辑的Constraint Editor等。

综合：ISE的综合⼯具不但包含了Xilinx⾃⾝提供的综合⼯具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum 和Synplicity公司的Synplify，实现⽆缝链接。

ISE的使用说明ISE（Integrated Software Environment）是一种集成软件环境，用于设计和验证硬件开发项目。

它由Xilinx公司开发，旨在为FPGA（Field-Programmable Gate Array）和SoC（System-on-a-Chip）设计提供完整的解决方案。

ISE具有多种功能和工具，可以帮助工程师在整个开发过程中完成各种任务。

ISE的安装：ISE的主要功能：ISE为硬件设计和验证提供了全面的解决方案。

以下是ISE的主要功能：2.综合和优化：ISE包含了综合和优化工具，将HDL代码转换为布尔函数表示。

综合工具会分析代码并生成等效的硬件电路电路。

优化工具会尝试将电路改进为更有效的形式，以提高性能和减少资源消耗。

3.约束和分析：在设计过程中，您通常需要对硬件进行约束，以满足特定的要求。

ISE提供了工具来定义时序约束、电气约束和物理约束，并分析设计是否满足这些约束。

4.实现和布局：一旦设计和优化完成，ISE将使用实现和布局工具将电路映射到目标FPGA或SoC中。

这些工具将选择适当的逻辑资源，并将其布局在特定的芯片区域，以最大程度地提高性能和效率。

5.仿真和调试：在设计过程中，您需要对硬件进行仿真和调试，以验证其正确性和性能。

ISE提供了仿真工具，可以对设计进行功能仿真、时序仿真和混合信号仿真。

它还提供了调试功能，可帮助您定位和解决问题。

以下是使用ISE的一般步骤：1.创建新工程：在ISE中，您需要先创建一个新的工程，用于存储和组织设计文件。

可以在ISE中创建一个新的工程，并选择适当的目标设备。

2. 添加设计文件：一旦工程创建完成，您可以添加设计文件到工程中。

通过右键单击工程文件夹，并选择“Add Source”来添加设计文件。

选择适当的文件类型，并在文件对话框中选择要添加的文件。

3. 设置约束：在设计过程中，您需要为硬件设计设置约束，以满足特定的要求。

通过右键单击工程文件夹，并选择“Add Constraints”来添加约束文件。

十分钟学会ISE声明本系列文档、软件的版权为Digital Power Studio工作组所有。

Digital Power Studio工作组保留所有权利。

欢迎转载，但请保留这段版权声明；请勿用于商业用途。

Copyright (c) 2004, Digital Power Studio. All rights reserved.HistoryRevision Date Issuer NotesRelease1.0 Mar 3, 2005 Badfish First目录概述 (4)实验目的 (4)软件准备 (5)流程介绍 (5)新建项目： (5)编写和导入代码文件 (8)调用Modsim进行仿真 (11)约束文件 (13)综合与实现 (15)下载 (16)十分钟学会ISE 概述这个文档主要帮助大家熟悉利用ISE进行Xilinx公司FPGA代码开发的基本流程。

主要是帮助初学者了解和初步掌握ISE的使用，不需要FPGA的开发基础，所以对每个步骤并不进行深入的讨论。

本文介绍的内容从新建project一直到下载到硬件观察现象为止，涵盖整个开发过程。

考虑到我们的开发一般以Verilog HDL或VHDL为主，在本文中未介绍原理图输入工具和IP核使用工具等。

这同时是出于为了使文章脉络更清晰，让大家更快地学会ISE的考虑。

关于这些专用工具，可以参看HELP或者其他文档。

为了有个更直观的理解，我们需要一个实验平台，在本文中，采用的是Digital Power Studio工作组FPGA SPARK1.1综合开发平台的Xilinx标准型开发系统。

如图1所示（图中为Altera子板，只需改成Xilinx的即可）。

在该开发系统中，所采用的芯片是SPARTAN II系列的XC2S200。

可以参看/solution/fpgaspark.htm中对该系统的介绍。

图1 FPGA SPARK1.1 外观图实验目的在如上系统中右边有一个128×64带背光的点阵型液晶。

ISE的使用说明启动桌面上名为Project Navigator的ISE软件图标，进入ISE开发系统如图所示。

在上拉菜单file栏打开，单击New project选项，开始新建一项工程。

如果想打开已有的ISE工程文件（文件格式为*.npl）,则单击open project选项。

下面我们将以一个包括了24进制和60进制计数器的复合计数器的VHDL程序为例，来说明ISE的具体使用。

首先单击New project选项，出现如图所示对话框：在Project name一栏填上工程文件名，我们在此工程名命名为counter，放在目录F:\teacher_li 下。

下一步，进行可编程器件型号的选择以及设计流程的设置。

在器件型号栏有Device family ，Device （型号），封装，speed grade，可以根据实验平台所用的可编程逻辑器件分别设置相应选项。

对话框下半部分是对设计语言和综合仿真工具的选择。

然后下一步，采用默认设置，完成了New Project Information的设置。

如图所示：单击“完成”按钮，进入到如下对话框：在Source in Project一栏，选择菜单Module View选项，在工程名counter的图标位置单击右键，出现如下对话框。

New Project ：新建一项文件，单击ew Project图标，出现的对话框包括了以下选项：新建IP核，电路设计，状态机，新建测试波形，用户文档，V erilog编写文件，V erilog测试文件，VHDL库，VHDL编写文件，VHDL包，VHDL测试平台。

Add Source ：添加一项已经存在的文件。

本例中，首先选择VHDL Module项，我们file name命名为count。

下一步，进行管脚信号名称，位数和方向的设置。

如下所示：设置好相关管脚后，下一步：单击“完成”。

上面对话框就是VHDL Module的编写界面，我们在此文档编写了如下的VHDL代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity count isPort ( reset: in std_logic;flag : in std_logic;clk: in std_logic;counter:out std_logic_vector(5 downto 0));end count;architecture Behavioral of count issignal count:std_logic_vector(5 downto 0);signal flag1:std_logic;begincounter<=count;process(reset,clk)beginif reset='1' thencount<="000000";flag1<='0';elsif clk'event and clk='1' thenflag1<=flag;--flag状态切换时，将计数器清零；if (flag='0' and flag1='1') or (flag='1' and flag1='0') thencount<="000000";elsif flag='0' and flag1='0' then -- flag='0' ,则进行24进制计数if count<23 thencount<=count+1;elsif count>=23 thencount<="000000";end if;elsif flag='1' and flag1='1' then -- flag='1' , 则进行60进制计数if count<59 thencount<=count+1;elsif count>=59 thencount<="000000";end if;end if;end if;end process;end Behavioral;在界面的Processes for Source一栏，是一系列综合工具。

实验一EDA软件实验实验性质：验证性实验级别：必做开课单位：信息与通信工程学院通信工程系学时：4学时一、实验目的：1、了解Xilinx ISE 6.2软件的功能。

2、掌握Xilinx ISE 6.2的VHDL输入方法。

3、掌握Xilinx ISE 6.2的原理图文件输入和元件库的调用方法。

4、掌握Xilinx ISE 6.2软件元件的生成方法和调用方法。

5、掌握Xilinx ISE 6.2编译、功能仿真和时序仿真。

6、掌握Xilinx ISE 6.2原理图设计、管脚分配、综合与实现、数据流下载方法。

7、了解所编电路器件资源的消耗情况。

二、实验器材：计算机、Quartus II软件或xilinx ISE三、实验内容：1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 6.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。

下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。

2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 6.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。

四、实验步骤：4.1 Xilinx ISE 6.2环境1、三线八线译码器（74LS138）VHDL电路设计（1）、三线八线译码器（74LS138）的VHDL源程序的输入打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（74LS138）建立设计项目。

项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\adder8”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。

第7章 Xilinx ISE6.1i简明教程在本章里介绍Xilinx公司FPGA/CPLD的集成开发环境——ISE（Xilinx Integrated Software Environment）6.1i软件的简单使用，该软件环境集成了FPGA的整个开发过程所用到的工具，不过仿真工具除外。

本章主要介绍了用VHDL、VerilogHDL、原理图以及EDIF 网表进行设计输入、用ModelSim仿真工具对设计进行功能仿真和时序仿真以及将数据流文件加载到FPGA等方面的内容。

本章给初学者演示了一个完整的实现FPGA设计的开发流程，没有涉及较深入的细节问题，阅读并练习本章介绍的各节，读者就有足够的信心去把精力放到设计本身，而不是放到掌握ISE软件上来。

如果你有HDL语言方面的基础，读完本章，也许你会发现，原来开发FPGA并不神秘，而且是如此容易上手。

关于较为深入的方面，可以参阅ISE高级设计工具一章。

7.1 设计准备7.1.1 ISE6.1i软件的安装ISE6.1i软件本身共有两张光盘，包括了ISE的各种工具。

如果读者需要对设计进行仿真，可以安装ModelSim，一般在购买ISE时会有一张ModelSim的光盘，该光盘为ModelSim的Xilinx版本ModelSimXE（XilinxEdition）。

当然也可以直接购买ModelSim的其他版本，再将Xilinx的仿真库文件编译即可使用，与ISE6.1i对应的ModelSim版本为5.7版本，ISE软件和ModelSim软件的更新非常快，在写这本书的时候，ISE6.2和ModelSim5.8已经发布了，ModelSim的任何版本可以从该公司网站/上免费下载，所谓的购买就是购买License文件，好了，关于ModelSim的介绍就先说到这里，在ModelSim使用一章中将详细再讲。

在安装时，先放入第一张光盘，运行setup.exe文件，输入申请的注册号码，根据提示一步一步地确认即可正常安装，第一张光盘安装完成之后，放入第二张光盘，运行setup.exe文件，再根据提示信息一步一步完成安装。

多功能数字钟实验报告目录多功能数字钟实验报告1一、实验任务及要求21．基本功能22．拓展功能3二、实验条件31．软件32．开发板3三、电路地设计过程31．工作原理与组成框图32．单元电路设计4模块（1）计时与调时电路6模块（2）12-24小时转换电路：10模块（3）显示电路：11模块（4）报时电路：14模块（5）闹钟电路：163．总体仿真波形23四、调试过程271.调试步骤292.调试中遇到地问题及解决办法293.最后观察到地实验结果30五、实验地收获、体会与改进建议31一、实验任务及要求用FPGA器件和EDA技术实现多功能数字钟地设计1．基本功能➢以数字形式显示时、分、秒地时间；➢小时计数器为同步24进制；➢要求手动校时、校分和自动校时、校分.2．拓展功能➢任意时刻闹钟；➢小时显示（12/24）切换电路➢仿广播电台正点报时；➢自动报整点时数；➢万年历；➢秒表.二、实验条件1．软件：ISE13.42．开发板：Basys2三、电路地设计过程1．组成框图2．单元电路设计顶层模块：顶层模块是对所有模块地调用，源代码及注释如下：moduletop_clock(nCR,CP,show,sw,sel0,S1,S0,AH,AM,ledout,sp,led,sel0,sel1,sel2,clear,stop)。

//nCR为复位开关，CP500MHZ脉冲，show 7喂数码管输出，sw四个数码管点亮选择，S1、S0调整按键，AH、AM调整拨码开关，ledout整点显示led，sp仿电台报时led，led闹钟显示led，sel0、sel1、sel2组合选择开关，clear秒清零开关，stop秒表停开关input nCR,CP,S1,S0,AH,AM,sel0,sel1,sel2,clear,stop。

output [6:0]show。

output [3:0]sw。

output [3:0]ledout。

output sp,led。