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DDR3布局布线规则与实例DDR3 布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual,6DualLite, 6Solo Families of Applications ProcessorsIMX6 Serial Layout Recommendations2 / 343 / 344 / 341.DDR 原理性连接框图图 1、图 2 为 I.MX6DQ/SDL 与 DDR 连接框图，连接示意一目了然。
图 1 DDR3 与 i.MX6DQ/SDL 连接示意图5 / 34图 2 LPDDR2 与 i.MX6DQ/SDL 连接示意图2.DDR 布局布线规则DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为 50Ω，差分 100Ω。
图 3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计 4 片 DDR3 芯片，顶层、底层各两片。
DDR 应该尽量靠近 CPU，这样可以减小寄生参数和传播延时。
6 / 34图 3 DDR 和去耦电容的布局DDR3 的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
各信号线布线长度要求如表 1 所示。
表 1 所有信号线等长的布线方式7 / 34以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规则。
表 2 给出了以字节为单位分组等长布线要求。
表 2 以字节为单位分组等长8 / 349 / 341. Clock(min): Clock 的最短长度，因为它有一个±5mil 的容差最后，还有一个需要注意的是阻抗匹配问题，推荐单端 50Ω，差分 100Ω。
DDR3内存的PCB仿真与设计
一、DDR3内存的PCB仿真
PCB（Printed Circuit Board，印制电路板）的设计是DDR3内存中非常重要的一步。
在进行实际制作之前，通过仿真来验证设计的正确性，可以帮助找出潜在的问题并进行优化。
1.电源噪声仿真
2.信号完整性仿真
3.时钟分布仿真
4.排布规则仿真
二、DDR3内存的PCB设计
在进行DDR3内存的PCB设计时，需要考虑以下几个方面。
1.布局设计
2.分层设计
3.时钟优化
4.信号完整性优化
5.地平面设计
良好的地平面设计可以提供稳定的地连接，减小噪声干扰。
需要合理规划地平面的宽度和连接方式，并与信号平面分层设计相结合。
总之，DDR3内存的PCB仿真和设计是提高DDR3内存性能和稳定性的重要手段。
通过仿真和设计的过程，可以找出潜在的问题并进行优化，提
高DDR3内存的性能和可靠性。
对DDR3内存的PCB设计要仔细考虑布局、分层、时钟优化、信号完整性优化和地平面设计等方面，以确保DDR3内存的正常运行。
DDR3布局的那些事儿前面高速先生团队已经讲解过众多的DDR3理论和仿真知识，下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了，那么布局自然是首当其冲了。
对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构，来确定我们是使用T拓扑结构还是FLY-BY拓扑结构.常规我们DDR3的布局满足以下基本设计要求即可：1.考虑BGA可维修性：BGA周边器件5MM禁布，最小3MM。
2.DFM 可靠性：按照相关的工艺要求，布局时器件与器件间满足DFM的间距要求；且考虑元件摆放的美观性。
3.绝对等长是否满足要求，相对长度是否容易实现：布局时需要确认长度限制，及时序要求，留有足够的绕等长空间。
4.滤波电容、上拉电阻的位置等：滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。
注意：如有提供DEMO板或是芯片手册，请按照DEMO板或是芯片手册的要求来做。
1.滤波电容的布局要求电源设计是PCB设计的核心部分，电源是否稳定，纹波是否达到要求，都关系到CPU系统是否能正常工作。
滤波电容的布局是电源的重要部分，遵循以下原则：CPU端和DDR3颗粒端，每个引脚对应一个滤波电容，滤波电容尽可能靠近引脚放置。
线短而粗，回路尽量短；CPU和颗粒周边均匀摆放一些储能电容，DDR3颗粒每片至少有一个储能电容。
图1：VDD电容的布局（DDR颗粒单面放）如图2所示：VDD电容的布局（DDR颗粒正反贴）DDR 正反贴的情况，电容离BGA 1MM，就近打孔；如可以跟PIN就近连接就连接在一起。
2.VREF电路布局在DDR3中，VREF分成两部分：一个是为命令与地址信号服务的VREFCA；另一个是为数据总线服务的VREFDQ。
在布局时，VREFCA、VREFDQ的滤波电容及分压电阻要分别靠近芯片的电源引脚，如图3所示。
图3：VREF电路布局3.匹配电阻的布局为了提高信号质量，地址、控制信号一般要求在源端或终端增加匹配电阻；数据可以通过调节ODT 来实现，所以一般建议不用加电阻。
目录DDR的PCB设计 (I)The PCB design of DDR.............................................. I I 第1章绪论.. (1)1.1 DDR的叙述 (1)1.2 DDR-DDR与SDRAM的区别 (1)1.3 DDR存储器电气特性验证 (4)第2章噪声来源及分析 (8)2.1 反射噪声分析和端接技术 (8)2.1.1 反射形成原因 (8)2.1.2 主抗匹配与端接方案 (9)2.1.3 端接方案的仿真结果 (12)2.2串扰噪声分析 (13)2.2.1 高速PCB板上的串扰分析模型 (13)2.2.2 高速PCB板上的串扰仿真结果 (13)2.2.3 减少高速PCB板上的串扰噪声的措施 (14)第3章完整性分析 (16)3.1电源完整性 (16)3.2 时序分析 (17)3.2.1公共时钟同步的时序分析 (17)3.2.2 源同步的时序分析 (22)3.3 案例 (24)第4章布局与布线 (29)4.1 PCB的叠层（stackup）和阻抗 (29)4.2 互联通路拓扑 (30)4.3 SDRAM的布局布线 (32)4.4 DDR的布局布线 (33)4.4.1 布局时应注意 (35)4.4.2布线时应注意 (35)4.4.3 布线要点 (37)4.6 供电 (38)结束语 (40)参考文献 (41)致谢 (42)附录数据线同组同层 (43)DDR的PCB设计摘要：随着微电子技术和计算机技术的不断发展，DDR双通道同步动态随机存储器在通信系统中的应用越来越显得重要，而随着电子产品的集成化，对DDR在PCB中的设计要求也越来越高。
为了更好的能理解DDR，本文还与SDRAM一并做了介绍与设计。
本设计为基于DDR双通道同步动态随机存储器的PCB设计。
本文主要介绍了在对DDR的PCB设计时，所面临的信号完整性。
详尽的阐述了影响信号完整性的反射、串扰和信号完整性中的时序分析的相关理论并提出了减小反射和串扰得有效措施。
想做个DDR设计不？想还是不想？你要知道FPGA这种东西，片内存储资源终究有限，实在谈不上海量存储。
万一哪天你想要海量存储数据了咋办？你是不是得用DRAM条子啊？什么？你还想用SRAM？今年已经2013年了童鞋~关于DRAM，或许是SDRAM，或许是DDR1（再次提醒你，2013年了已经），或许是DDR2或者DDR3。
这些条子都有一套控制协议，这套协议对不同的条子大同小异，但是里面又有各种细节的区别，这些你都搞懂了吗？没搞懂？其实，你不需要搞懂。
现在的EDA设计不需要你从基础知识开始研究。
这个时代，你要生存要发展，最佳的办法是站在巨人的肩膀上，而不是亲自长成个巨人。
DDR设计太常用了，只要你在搞FPGA，自然有人给你搞定一套IP，免费的给你用。
你不会还想自己从底层写起吧？多花些时间在没有免费IP用的协议合算法上吧。
现在进入正题：我刚刚讲的免费IP，在哪里？怎么用的？（小白问题，IP是什么，IP地址吗？）这里的IP就是Intelligence Property说白了就是xilinx里的core gen（对应于altera里面的mega wizard）这个文档就举一个例子来讲，选哪家呢?本人是xilinx和altera都来一个？条子选啥？SDR?DDR1? 各种条子全都写一套？（你以为写这个文档容易吗，是不是要连chipscope怎么用也一起出个文档啊？全部都写一套可以，先往我账户上打五千块钱，然后我再考虑考虑。
记住这个世界上没有白吃的午餐，你要看白痴都能看会的DDR教程，你就得听我在这里唠叨）本教程选择一个例子来讲，那就是xilinx平台下用DDR3（常见的笔记本内存条）接下来是你玩转这个教程所必须要准备的工具：xilinx ISE 14.1或者更高版本（不好意思，比14.1还低的版本我没试过。
vivado当然也可以，不过我是用的ISE）modelsim SE 6.6a或者更高版本（更低版本我负责的告诉你不可以，因为无法正常生成编译库，所以，6.5版本或者更低的你干脆就别装了）有鉴于这个文档的面相对象设定为连chiscope都不太会用的人，就是那种刚毕业不到一两年甚至还在校的，我必须郑重的告诉你一下这两个工具上哪里去下载：网上下载，百度股沟搜索会不会？什么？你告诉我搜不到？我给你跪了，菜鸟兄XILINX ISE 14.4这里下载http://simplecd.me/entry/L1a0enD2/破解文件：/f/62469961.htmlmodelsim 6.6这里下载（要注册和花积分的）：/viewthread.php?tid=232457破解文件：/f/34760037.html（注意，时间长了以后这几个链接是可能失效的，比如你可能在2015年看到这个2013年11月写的文档，到时候可能只能自己找下载了）PPT翻了一页了，工具都装完了吗亲？已经装完了啊？很好哦，那我们就开始吧！你知道用ISE做DDR设计的第一步是啥吗？当然是打开工具了——我估计这你肯定知道打开工具之后做啥？当然是生成一个IP，对xilinx来说也就是core gen了我估计你即便是新手上路，这个也是知道的——因为我前面刚刚讲过了嘛那么core gen生成完了之后呢？是不是要仿真啊？仿真需要什么？当然是modelsim了——我还是刚刚讲过，哈哈那你知道用modelsim仿真DDR的core gen，是需要xilinx仿真库的吗？什么？你不知道啥叫仿真库？乖乖隆地洞，我还是给你讲讲啥叫仿真库吧先关于FPGA的仿真库本人不是学校里的学究，本人是工程师所以用工程师的语言告诉你啥叫仿真库FPGA本身是一种特定的芯片，这个芯片里有很多特定的基本电路单元。
最新DDR3-硬件设计和-Layout-设计整理DDR3硬件设计和Layout设计译自飞思卡尔官方文档Hardware and Layout DesignConsiderations for DDR3 SDRAMMemory InterfacesDocument revision historyDate Revision Changes 2015-03-29 1.0 第一次撰稿目录1 设计检查表 (3)2 终端匹配电阻功耗计算 (8)3 VREF (8)4 VTT电压轨 (8)5 DDR布线 (9)5.1 数据线— MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7] (9)5.2 Layout建议 (10)6 仿真 (12)7 扩展阅读 (13)8 历史版本 (13)9 声明 (13)这是一篇关于DDR3 SDRAM IP core的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。
飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。
1 设计检查表如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。
表1 DDR3检查清单序号描述是/否仿真1 是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等？这些项目最好通过仿真进行优化！假如在DDR和控制器间应用了ODT（on-die termination）技术，那么在数据总线上就不需要额外的终端匹配电阻了。
DDR分组要求如下：■数据组：MDQS(8:0)，(8:0)，MDM(8:0)，MDQ(63:0)，MECC(7:0)■地址/命令组：MBA(2:0)，MA(15:0)，，，■控制组：(3:0)，MCKE(3:0)，MODT(3:0)■时钟组：MCK(5:0)，(5:0)数据组走线共计72位（64bit + 8bit ECC<="" p="">的简写，即是错误检查和纠正，这种技术多用在服务器中>）。
1、使用systemSI进行仿真的流程为：获取芯片IBIS模型》加载芯片IBIS模型》分配仿真bus》提取PCB S参数》配置仿真模型及参数》仿真其中提取PCB S参数的步骤为：将brd文件转化为spd文件》配置平面参数》设置电源net》选择需要仿真的net并自动生成port》设置port阻抗》仿真2、system SI IBIS模型加载步骤：其中点击1选择需要加载的IBIS模型，一个IBIS模型中可能包括多个器件型号，需要在右上方的“component”中选择对应的器件型号，然后点击bus definition定义总线（定义总线的主要作用是区分哪些信号需要仿真，并将需要仿真的信号分类为data、ctrl、addcmd三种类型），点击add添加新总线，在“Bus Type”中选择总线的类型，在“Bus Group”中设置Bus name，在“Timing Ref”中选择各个信号的参考时钟，“Edge Type”用于选择信号的触发方式，data触发方式为“BothEdges”，ctrl和addcmd的触发方式为“RiseEdge”，在“Signal Names”中选择该group中包括的信号，如果是data信号，还可以添加“Clock”即ctrl和addcmd的参考时钟，可以用于分析数据时钟与控制时钟的对应关系。
修改完成后点击OK，退出后点击“确定”分别对controller和memory进行配置，注意memory的配置需要与controller相对应，如下图3、提取PCB的S参数在开始菜单输入“SPDLinks”，打开Allegro Sigrity SPDLinks在步骤1的“Browse”中选择需要转换的.brd文件，点击“settings”进行参数设置，一般保持默认设置即可，如对参数有特殊需求，可参考help》translators》SPDLinks对相应的参数进行设置，设置完成后点击“Translate”即可生成.spd文件后，打开powerSI软件，导入.spd文件，先对层叠结构进行设置，点击“Model Extraction”中的“Check Stackup”，一般如果.brd文件中设置好了以后层叠结构会自动导入，如未导入，根据.brd文件中cross section的设置对powerSI的层叠结构进行相同的设置即可层叠结构设置完成后需设置电源网络，点击“select Nets”》“Skip setup P/G nets”进入net manager界面根据实际设计，分别选择电源网络和地网络，右键选择“classify”》“As PowerNets”或“As GroundNets”电源网络分配完成后选择需要分析的port，方法为：将所有net前方框中的对勾去掉，只保留需要仿真的网络。
本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。
1 概述当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。
在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。
本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。
2 DDR3介绍DDR3存与DDR2存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。
它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。
DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件部偏移时序等有效措施。
虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。
3 仿真分析对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。
Freescale公司P5020为处理器进行分析，模块配置存总线数据传输率为1333MT/s，仿真频率为666MHz。
3.1仿真前准备在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。
在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的围，使印制板成为“可控阻抗板”，这是仿真分析的基础。
DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。
设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……3.2电路前仿真分析前仿真分析的容主要是在PCB设计之前对电路设计的优化包括降低信号反射、过冲，确定匹配电阻的大小、走线阻抗等，通过对无源器件的各种配置分析选取出最适合的参数配置。
图1：时钟线的拓扑结构(1)DDR3总线的差分时钟分析众所周知，在差分传输中，所有信息都是由差模信号来传送的，而共模信号会辐射能量并能显著增加EMI，因此保证差分信号的质量十分重要，应使共模信号的产生降到最低。
在对差分时钟分析时不仅要关注其本身的信号质量，由于其它信号都是以差分时钟的来采样数据，因此还需关注其单调性、过冲值等。
本例中差分时钟的fly—by拓扑结构与地址总线一样为串联方式，如图l对处理器P5020驱动4个DDR3存芯片的时钟拓扑结构，在终端进行简单的电阻匹配，在PCB板上差分走线后，进行反射分析发现接收端反射波形上下过冲较大。
在处理器输出端选用正确的下拉匹配电阻，虽电压幅值略有减少，但上下过冲明显减少消除了反射干扰，即减少了差分线的共模分量。
对比分析结果如图2。
图2：接收端DDR3的反射波形(2)验证驱动能力和ODT选项DDR3存总线数据信号的驱动能力分为FULL和HALF两种模式，部终端电阻(ODT)选择也有0Ω、20Ω、30Ω、40Ω、60Ω、120Ω选项，它们分别对应不同的模型用于控制信号反射的影响。
为提高信号质量、降低功耗，可通过分析不同模式选取正确的参数模型。
取数据总线对不同的ODT选项进行分析。
图3是在不同ODT设置进行分析数据信号形成的眼图波形，从图中可以看出：ODT阻抗越高，在相同驱动激励和走线等情况下转换率越高，幅度越大；在选择ODT=60Ω，其接收波形平缓信号质量最好，无明显抖动和过冲，抖动最小。
图3：数据信号眼图波形通常串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。
它生成前向串扰与后向串扰，其对信号波形主要影响在幅度和边沿上面。
从DDR3数据总线提取3根相邻线，中间一根为被攻击网络，周围2根为攻击网络，采用3线模型进行分析，如下图4走线排列，其受害线为中间走线保持低电平，两边的为攻击线，采用128位伪随机码，根据走线的不同线宽和线间距对其进行串扰分析，看其分析结果如下表1。
图4：走线剖面图表1 串扰分析结果从表1可看出间距越大串扰影响越小，这里我们遵循的3W原则即走线边沿间距S是线宽W的3倍将大大减少串扰的影响。
但间距增大将牺牲布线空间，因此需综合考虑使在有限的空间中布线最优化。
3.3 时序分析DDR3是并行总线，其时序属源同步系统，在满足信号质量的前提下，也必须满足时序要求。
对于源同步时钟，驱动芯片的数据和时钟信号由部电路提供即数据和时钟并行传输。
DDR3对不同的时序关系采用分组设计，其时序关系如表2。
表2 时序分组关系源同步时序计算公式：Tsetup_margin=Tvb—Tsetup—TskewThold_margin=Tva—Thold—Tskew公式中：Tsetup margin＼Thold_margin：建立时间余量＼保持时间余量Tvb＼Tva：驱动端的建立时间和保持时间，Tsetup＼Thold接收端的建立时间和保持时间Tskew：指数据、地址信号参考时钟引起的偏移。
其中Tvb＼Tva，Tsetup＼Th01d参数值都是能从器件手册中获取，关键是数据与选通信号飞行时间的时序偏移(skew)，包含驱动端输出的偏移和在PCB板上的走线长度的偏移，需通过时序仿真非理想随机码进行分析计算得出。
以DDR3数据读写操作为例，根据下表芯片资料中的时序参数进行静态时序裕量的计算，获得PCB设计的时序控制规则。
表3 仿真所需要的时序参数(数据率：1333MHz)控制器：写操作：Tsetup_margin=0.25—0.03=0.22nsThold_margin=0.25-0.065=0.185ns读操作：Tsetup_margin = Thold_margin=(0.38*1.5-0.125)/2 - 0.125=97.5ps上述计算值是理论上的时序余量，其实源同步时序除本身芯片自身固有特性所带来的延时外还受其他因素的影响，都属于偏移围，主要包括：(1)高速总线造成的信号完整性问题如串扰、同步开关噪声、码间干扰(ISI)等影响，需通过信号仿真分析来估算。
(2)高速总线互连所产生的时序偏斜：主要是信号总线互连链路中的布线误差，整个链路含器件封装部走线、pcb板上走线和走线过孔等产生的时序偏差，可通过等长布线来控制其时序偏斜。
对8位数据总线DQ进行分析，选取一根数据线为受害线，其余数据线为反向伪随机码，条件设为最快驱动，在此最坏情况进行综合仿真，查看其受扰线的波形情况。
比较图5、图6后可看出此数据线受到各方面的因素综合影响，使波形眼图中的眼高和眼宽都相应减小，导致数据总线时序裕量大大减少。
上述时序裕量需减去此值再考虑其他噪声因素，结合经验留些时序余量后，就可把时序余量转换成PCB设计时的布线长度约束(约6in／ns)。
图5：DO数据总线理想波形图6：DQ数据总线最坏情况下的实际波形4 PCB设计4.1设计规则约束(1)等长约束采用分组等长方式，分组如下：数据线与DQS、DM信号组：64位数据线按8位一组，每组分别对应其各自的DQS和DM信号；由于数据时序余量最小，组严格控制延时，以对应的DQS为基准，等长精度在±10mil。
地址线、控制线、时钟线组：需等长控制，地址线与控制线各分支的误差±20mil，它们与时钟线误差在±100mil，差分时钟线之间±5rail。
(2)间距约束DDR3同组线间的间距保持在2倍线宽；不同组类线的间距保持在3倍线宽；DDR3线与其他jBDDR3线之间的间距应大于50mil，用于串扰控制。
(3)线宽约束根据传输线阻抗要求和印制板叠层结构计算走线线宽，设置走线线宽规则，保证阻抗的一致性。
4.2 布线技巧同组总线尽量同层走线，时钟线与地层相邻；尽量少用过孔，如用需组过孔数相同，保证其一致性；相邻信号走线需交叉，避免长距离的重叠走线，如相邻层间距足够大，可适当降低要求；走线避免采用直角应用45。
斜线或圆弧角走线；尽量采用3W原则走线；与电源层相邻的信号层中的高速走线应避免跨电源＼地平面；电源层比地层缩20H(H：电源层与地层的介质厚度)；不允许有孤立铜的存在。
5 PCB板后仿验证DDR3的PCB设计结束后进行后仿分析，用以对前面的仿真分析进行验证。
PCB 板后仿主要是对DDR3信号质量和时序关系进行分析。
5.1 DDR3的差分时钟验证DDR3差分时钟在PCB布线后对其后仿真分析，抽取一对实际时钟走线对所走链路进行分析其波形如下图7：其单调性和上下过冲都满足要求。
图7：差分时钟PCB走线波形图8数据总线写时序5.2 DDR3的时序验证对于布线后的时序验证也是十分重要的环节。
在确定好同步信号组及对应的选通信号后利用Cadence软件的BUS setup功能进行综合分析，位数据总线及相应的DQS信号，设定时钟频率666MHz，设定相应ibis模型，加入随机码流，最终进行分析后可通过测量得到时序参数可计算时序裕量，验证PCB布线是否满足相关的时序关系。
分析结果见图8。
图8：数据总线写时序. . . . .从上图8可测量出数据总线的建立时间和保持时间，根据DDR3数据相应时序进行静态时序计算，再综合考虑其余因素对时序的影响来估算包括其PCB走线长度引起的偏移等，满足其DDR3接收端的建立时间和保持时间的时序正确性，其它时序关系类似可通过此验证。
6 结束语通过上述Power PC模块的DDR3存设计分析，了解高速信号反射、串扰、时序等因素对其设计的影响，其仿真分析成为增强计算机系统设计可靠性和稳定性的必要手段，为设计高速数字电路保驾护航。
. . . .。
