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触发器

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《电工电子技术》课件——触发器

《电工电子技术》课件——触发器

01
02
TTL 维持阻塞 D 触发器（通 常上升沿触发）
TTL 边沿 JK 触发器（通常 下降沿触发）
03
CMOS 边沿 D 触发器和边沿 JK 触发器（通 常上升沿触发）
（二） 边沿 JK 触发器
CP 触发的边沿 JK 触发器 具有异步端的边沿 JK 触发器
可知，边沿 JK 触发器的特性方程：Q n1 JQ n KQ n
特性表：触发器次态与输入信号和电路原有状态之间关系。
次态：触发器在输 入信号变化后的状 态，用 Qn+1 表示。
现态：触发器在输 入信号变化前的状 态，用 Qn 表示。
RD SD Qn Qn+1 000×
001×
说明 状态不定
010 0
011 0
置0
100 1
101 1
置1
110 0 1 1 1 1 保持原状态不变
边沿触发器小结：
4. 边沿触发器的逻辑功能和特性方程与同步触发器 的相同，但由于触发方式不一样，因此，它们的逻 辑功能和特性方程成立的时间不同。边沿触发器的 逻辑功能和特性方程只在时钟的上升沿（或下降沿） 成立。
Qn+1 0
1 0 ××
1
0 0 × × 不定态
1 1 0×
Qn
1 1 1×
Qn
11↑0
0
11↑1
1
可得， D 触发器的特性方程：Qn＋1＝D
说明 异步置 0 异步置 1 禁用
保持
CP 时 Qn+1 = D
例：设触发器初态为 0 ，试对应输入波形画出 Q1、Q2 的波形。
D
1D
CP
C1
(a)
S
CP

数字电子技术基础-第四章-触发器

数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q

2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T

D触发器→JK触发器

数字电路触发器

数字电路触发器
1. 基本构造
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2

第五章 触发器

第五章 触发器

图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP

D

Q

n
Q n 1

0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中，有时还需要CP信号到 来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入 为J=1，K=0，则P=0，P’=1 ，…状 态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法

第5章-触发器

第5章-触发器

JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受 到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态 转变
0
置1 清0 翻转 翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明 保持 置1
1 1 0 0 清0
&
&
1 1 1 不定 防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点 由两个触发器构成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被 封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1

数字电路与逻辑设计第4章触发器(Flip Flop)

数字电路与逻辑设计第4章触发器(Flip Flop)
第4章 触发器（Flip Flop）
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
QQ
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理

触发器（基本的SR触发器、同步触发器、D触发器）

触发器（基本的SR触发器、同步触发器、D触发器）

触发器（基本的SR触发器、同步触发器、D触发器）⼀、能够存储1位⼆值信号的基本单元电路统称为触发器（Filp-Flop） 触发器是构成时序逻辑电路的基本逻辑部件。

它有两个稳定状态：“0”和“1”。

在不同的输⼊情况下，它可以被置0状态或1状态，当输⼊信号消失后，所置成的状态能够保持不变。

所以触发器可以记忆1位⼆值的信号。

根据逻辑功能的不同，触发器可以分为SR触发器、D触发器、JK触发器、T和T'触发器。

按照结构形式的不同，⼜可分基本SR触发器、同步触发器、主从触发器和边沿触发器。

其状态图：a、当触发器处在0状态，即Q = 0，若S'R' = 10或11时，触发器仍为0状态。

若S'R' = 01，触发器翻转成为1状态。

b、当触发器处在1状态，即Q = 1，若S'R' = 01或11时，触发器仍为1状态。

若S'R' = 10，触发器翻转成为0状态。

约束条件是S’R’不能同时为0。

代码实现：module RS(rst_n,r,s,q,qn);input rst_n;input r;input s;output q;output qn;reg q;reg i;always @(rst_n or q)if(!rst_n)i = 0;else if(!q)i = 0;elsei = 1;always @(rst_n or r or s)if(!rst_n)q = 0;elsecase(i)0://置0if(({r,s} == 2'b01) || ({r,s} == 2'b11))q = 0;else if(({r,s} == 2'b10))q = 1;1://置1if(({r,s} == 2'b10) || ({r,s} == 2'b11))q = 1;else if(({r,s} == 2'b01))q = 0;endcaseassign qn = ~q;endmoduleView Code仿真代码：`timescale 1ns/1nsmodule RS_top;reg rst_n;reg r;reg s;wire q;wire qn;initial beginrst_n = 0;#10;rst_n = 1;beginr = 0;s = 1;#20;r = 1;s = 1;#20;r = 1;s = 0;#20;r = 1;s = 1;#20;endendRS rs1(.rst_n(rst_n),.r(r),.s(s),.q(q),.qn(qn));endmoduleView Code仿真波形：可以看到仿真结果是对的。

数字电子技术基础第五章触发器

数字电子技术基础第五章触发器

S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10

触发器

触发器

第四章 触发器
触发器：
具有记忆功能的基本逻辑单元,能接收、保存和输出数码0、1。 输出状态不只与现时的输入有关，还与原来的输出状态有关； 各类触发器都可以由门电路组成。 学习要点： 基本触发器电路组成原理、特点及逻辑功能分类；
集成触发器几种结构形式、工作原理、动态特性及逻 辑功能转换方法；
第四章 触发器
国际逻辑符号
一、 TTL集成JK触发器：
1、主从触发型JK触发器：
（2）、动作特点： 翻转分两步：在CP＝1时， 主触发器接收输入信号J， K，置成相应的状态 ，从 触发器输出端状态不变； CP下降沿到来，从触发器 按照主触发器的状态翻转。 CP＝1的全部时间里，输 入信号都将对主触发器起 控制作用。 缺点：当CP的下降沿到达时，从触发器的状态并不一 定按此时刻输入信号的状态翻转。必须考虑CP=1的全部时 间里输入信号的变化过程。抗干扰能力也有待提高。
S d 1, Rd 0
__ __
__
__
复位
一、 TTL集成JK触发器：
1、主从触发型JK触发器工作原理：(1) S d Rd 1
1 0
__ __
J
1
& G7 0
1 & G5
& G3
Q’
Q
& G1
Q0
1 K
1 0 CP
& G8 1 0
& G6 0 主触发器 1 G9 0
& G4
第四章 触发器
..
. . .
组 合 时 逻 序 辑 逻 电 路 辑
门电路
当时的 输出
电 路 记忆元件
触发器
常用时序逻辑器件：锁存器、寄存器、计数器、序列信号 发生器等，而其基本组成单元都是双稳态触发器

触发器(课件)

触发器(课件)
已有触发器的特性方程一致； （3）比较两种触发器的特性方程，根据“变量相同，
对应系数相等，则方程一定相等”的原则，求出转 换逻辑。 （4）画电路图
36
2. 转换实例
（1）JK触发器到D、T、T’和RS触发器的转换、
JK触发器
Q n 1
n
JQ
KQn
：D触发器：
Q n 1
D
n
D(Q
Qn
)
n
DQ
DQ n
CP 后，“从” 0
CP 后，“从” Qn
22
3. 特性表
表4.4.2 主从JK触发器的特性表
时钟 输入 CP J K
输出 Q n Q n1
0
0
0
0 保持
0011
1
0
0
1 置1
1011
0
1
0
0 置0
0110
1
1
0
1 翻转
1110
23
例4.4.2已知主从JK触发器输入端的电压波 形如图4.4.4所示，试画出端对应的电压波 形。假定触发器的初始状态为0 。
1
1
1
输入
SR
00 10 01 11
输出
Q n1 功能 1* 不允许 1 置1 0 置0 Q n 保持 Q n 保持 1 置1 0 置0 1* 不允许
9
例4.3.1 画出同步RS触发器输出端波形。已知同 步RS触发器的输入信号波形如图4.3.2所示，设 触发器的初始状态为0，试画出输出端波形图。
从触发器
图4.4.1 主从RS触发器的逻辑图及逻辑符号
17
2. 工作原理
（1）CP=1时，主触发器按S、R翻转，从触发器保持 （2）CP下降沿到达时，主触发器保持，从触发器根 据主触发器的状态翻转 所以，每个CP周期触发器最多可能翻转一次

数字逻辑第7章 触发器

数字逻辑第7章 触发器

《数字逻辑》 假设门传输延时时间为t pd
四、最高时钟频率
2S
VCC 4S 4R 4Q 3SA 3SB 3R 3Q
VDD 4S 4R 1Q 2R 2S 3Q 2Q
16 15 14 13 12 11 10 9 74LS279
12345678
16 15 14 13 12 11 10 9 CC4044
12345678
1R 1SA 1SB 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
···
《数字逻辑》
一、电路结构和工作原理 1、用两个电平触发D触发器组成的边沿触发器
利用CMOS传输门的边沿触发器
《数字逻辑》
(4)列出真值表
CLK D Q Q *
XXXQ 0 X0 1 X1
(1)clk
0时，T
TG1通，TG2断 G3断，TG4通
Q Q保持,
D, Q随着D而变化 反馈通路接通，自锁
Q’
SR
Q*
《数字逻辑》
10
0
01
1
1 1 保持
0 0 不定
置1 保持 置1 置0 置1 不允许 置1
二、动作特点 在任何时刻，输入都能直接改变输出的状态。
《数字逻辑》
例：
SD和RD同时为0 Q,Q同为1
三、由或非门构成的锁存器
《数字逻辑》
《数字逻辑》
1.工作原理
SD RD Q Q *
两个或非门接成反馈，引出输入端用来置0，1 0 0 0 0
R
Q’m
Q’
CLK
Q 0时，只允许J 1的信号进入主触发器
Q 1时，只允许K 1的信号进入主触发器
《数字逻辑》

什么是触发器

什么是触发器

什么是触发器什么是触发器触发器是SQL server 提供给程序员和数据分析员来保证数据完整性的一种方法，它是与表事件相关的特殊的存储过程，它的执行不是由程序调用，也不是手工启动，而是由事件来触发，比如当对一个表进行操作时就会激活它执行。

下面是小编为大家整理的什么是触发器，仅供参考，欢迎阅读。

什么是触发器在数字电路中，有一种基本的逻辑单元电路，它有一个或两个稳定状态，在一定条件可以从一种稳定状态迅速地转换到另—种状态，这种转换及状态的确定，不仅取决于产生转换时的条件，还与转换之前的状态有关，它称之为触发电路，即触发器。

触发器的两个稳定状态，我们分别称它们为“0”状态和“l”状态，利用它，可以保存一位二进制的信息。

触发器与普通门电路的不同点是：门电路的状态只由输入状态决定而触发器在触发信号作用后，电路的状态仍然保留，即有记忆功能。

二者之间的关系是：门电路是基础，而触发器则是由若干个门电路组成的。

触发器电路结构逻辑功能，是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。

这种逻辑关系可以用特性表、特性方程或状态转换图给出。

根据逻辑功能的不同特点，把触发器分为RS、JK、T、D等几种类型。

触发器逻辑功能电路结构，是指电路中门电路的种类及组合方式。

基本RS触发器、同步RS触发器、主从触发器、边缘触发器等是指电路结构的不同形式。

由于电路结构形式的'不同，带来了各不相同的动作特点。

同一种逻辑功能的触发器可以用不同的电路结构实现。

反过来说，用同一种电路结构形式可以作成不同逻辑功能的触发器。

触发器类型种类按逻辑功能不同分为：RS触发器、D触发器、JK触发器、T触发器。

按触发方式不同分为：电平触发器、边沿触发器和脉冲触发器。

按电路结构不同分为：基本RS触发器和钟控触发器。

按存储数据原理不同分为：静态触发器和动态触发器。

按构成触发器的基本器件不同分为：双极型触发器和MOS型触发器。

触发器照明配件用于高强度气体放电灯(H.I.D)的启动,型号繁多.由于高强度气体放电灯启动时需要一个高电压来使气体电离进入等离子态，因而需要一个高压发生器做为启动器，这就是触发器。

触发器

触发器

4.3边沿触发器 基本触发器和同步触发器的触发翻转是被控 制在一段时间间隔之内。这种触发器容易受到干 扰，可能引起电路误动作。 为此，产生了边沿触发器。边沿触发器的触 发翻转是在某一个时刻（时钟脉冲的上升沿或下 降沿）进行。
边沿触发器： 触发方式：边沿触发, 靠时钟脉冲CP上升沿或下降沿触 发。 正边沿触发器：靠CP脉冲上升沿触发。 负边沿触发器：靠CP脉冲下降沿触发。 可提高触发器工作的可靠性，增强抗干扰能力。
4.1 基本触发器 4.1.1 基本RS触发器 基本RS触发器是构成各种功能触发器的最基本 单元，所以称为基本触发器。 图示为两个与非门构成的逻辑电路。我们来 分析输出端Q、W的状态跟输入信号S、R的关系.
(1) 输出函数的逻辑表达式
⎧Q = S ⋅ W ⎪ (4.1.1) ⎨ ⎪W = R ⋅ Q ⎩
当D=1时，CP脉冲上升沿之后，触发器的次态Qn+1=1； D=0时，CP脉冲上升沿之后，触发器的次态Qn+1=0。
所以，同步D触发器的次态 Qn+1仅决定于输入D，而与现 态Qn无关。
4、同步D触发器特性表
同步D触发器特性表
D 0 1
Qn+1 0 1
备注 置0 置1
5、同步D触发器主要特点 1). 时钟电平触发，无约束问题。
2). CP=1期间跟随，CP下降沿到来时锁存。
CP=1期间，输出端Q的状态跟随输入端D变化。D怎么 变，Q就怎么变： 若D变为1，则Q随之变为1(Q变为0)； 若D变为0，则Q随之变为0(Q变为1)。 CP下降沿到来时锁存。此后无论D怎么变，Q不再 变——锁存，锁存的内容为CP下降沿瞬间D的值。 若欲使Q重新跟随D，则需要使CP重新为高电平。
⎧Q n +1 = S + RQ n ③特性方程 ⎨ 约束条件 ⎩R + S = 1

数字电子技术第五章 触发器

数字电子技术第五章 触发器

0
1
10 0 0
10 1 0
11 0 0
11 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
SD ' RD ' Q Q *
0 0 0 1① 0 0 1 1① 10 00 10 10 01 01 01 11 11 00 11 11
不允许
置0 置1 保持
激励信号输入端低电平有效。
反相器
0
门电路不具备记忆功能
用G2门将VO1反相，并接G1的 另一个输入端；则VI1信号消 失，VO1的低电平和VO2的高
电平也能保持。
SR锁存器
SR锁存器 原理图
符号
SR锁存器：是各种触发器的基本组成部分，有两个
能自行保持的稳定状态。
SD、RD为激励输入端，定义输出端的Q=1、Q’=0 为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。
1 0 01 1 1 1 00 1
Q*=1 置1 1 1 01 1
1 0 10 0 Q*=0 置0
1 0 11 0
1 1 1 0 1①
1
1 1 1 1①
不允许
约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1 时CLK回到0，触发器的次态将无法确定。
图形符号：C1表示编号为1的一个CLK控制信号。1S和 1R表示受C1控制的两个输入信号，只有在C1为有效电平
时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高
电平有效，有小圆圈则低电平有效。
SD’ 异步置1输入端和RD’ 异步置0输入端，可立即将触
发器置1或置0，不受时钟信号的控制。异步置位复位输入 端低电平有效，正常工作时应使其无效(处于高电平)。

触发器

触发器

3. 主要特点
（1）时钟电平控制。同步RS触发器在CP=1期间才能接 收输入信号，在CP=0期间则状态保持不变，与基本RS触发器 相比，对触发器状态的转变加了时钟控制，这样可使多个触发 器在同一个时钟脉冲控制下同步工作，给用户带来了方便。而 且由于同步RS触发器只有在CP=1期间才工作，CP=0期间被 禁止，所以抗干扰能力要比基本RS触发器有了很大的提高。 但在CP=1期间，输入信号仍直接控制着同步RS触发器输出端 的状态。
2.工作原理
（1）同步RS触发器真值表
由图4.3.1(a)可知，当CP=0时，控制门G3、G4被 封锁，G3、G4门输出均为1，G1、G2门构成的基本RS 触发器保持原来状态不变。此时，无论输入端R、S如何 变化，均不会改变G1、G2门的输出，所以对触发器的状 态无影响。只有当CP=1时，控制门被打开，电路才会接 收输入信号，当R=0、S=1时，触发器置1（置位），即 Qn+1=1；当R=1、S=0时，触发器置0（复位），即 Qn+1=0；当R=0、S=0时，触发器置保持原来状态不变， 即Qn+1=Qn；当R=1、S=1时，触发器的两个输出全为1， 这是不允许的，属于不用情况。可见当CP=1时，同步RS 触发器的工作情况与基本RS触发器没有什么区别，不同 的是由于加了两个控制门，输入信号R、S为高电平有效， 即R、S为高电平时表示有信号输入，为低电平时表时无 信号输入，所以两个信号端R、S中，R仍为置0端（复位 端），S仍为置1端（置位端）。根据以上分析可直接列 出同步RS触发器的真值表，如表4.3.1。
反映触发器输入信号取值和状态之间对应关系的图 形称为波形图。根据真值表、卡诺图或状态图可以直接画 出波形图。设触发器现态为0状态（可以给定，未给定可 以假设），根据给出的 和 的波形，可画出触发器的输出 Q和 的波形（忽略门电路的传输时间），如图4.2.3（b）。

什么是触发器

什么是触发器

什么是触发器触发器（Trigger）是数据库管理系统（DBMS）中的一种特殊对象，它与表相关联，并在表上的特定事件发生时自动执行一系列操作。

触发器能够对表的数据进行监测和处理，通常被用于实施复杂的业务逻辑或维护数据的完整性。

触发器的作用触发器可以分为两种类型：行级触发器和语句级触发器。

行级触发器在表中每一行受到影响时触发，而语句级触发器则在表上的整个语句执行完成后触发。

触发器主要有以下作用：1. 数据完整性维护：通过在触发器中设置一些约束条件，可以确保插入、更新或删除操作不会违反数据的完整性。

例如，在删除一条订单数据时，可以通过触发器检查是否有关联的订单详情信息，并根据需求执行相应的操作。

2. 业务逻辑实现：逻辑复杂的业务规则可以通过触发器在数据库层面上实现，减少应用程序的复杂度。

例如，在一个电子商务系统中，可以通过触发器在订单表上实现自动计算总价、更新库存等功能。

3. 数据同步：当表之间存在关联关系时，通过触发器可以实现数据的同步。

例如，在一个学生信息管理系统中，当学生信息表中的某个字段发生改变时，可以通过触发器自动更新其他相关表中的对应字段。

触发器的语法触发器的语法在不同的数据库管理系统中可能有所不同，以下是一个常见的触发器语法示例：CREATE TRIGGER trigger_nameAFTER INSERT OR DELETE OR UPDATE ON table_nameFOR EACH ROWBEGIN-- 触发器逻辑END;在以上示例中，trigger_name是触发器的名称，table_name是触发器相关联的表的名称。

AFTER INSERT OR DELETE OR UPDATE指定了触发器在插入、删除或更新操作后触发。

FOR EACH ROW表示触发器的粒度为行级，即每一行受到影响时都会触发。

触发器的使用注意事项在使用触发器时，有一些注意事项需要注意：1. 触发器的逻辑应尽量简洁高效，避免对数据库性能造成过大的影响。

触 发 器

触 发 器

上，从而形成两个互补的时钟控制信号。时钟脉冲作用期间，CP=1，=0，从触发器被封锁，保持
原状态，Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和J、K输入端的
状态。
➢ JK触发器的逻辑功能表
数字电子电路
➢ JK触发器的特性方程为
（CP下降沿到来时有效 ）
Qn1 JQn KQn
器、D触发器等。
1.1 RS触发器
➢ 基本RS触发器
数字电子电路
基本RS触发器的逻辑图（a）和逻辑符号(b)。它由两个与非门交叉连接而成。R、S是输入端，Q、 是输出端。触发器的状态以Q端为准。
• 基本RS触发器的逻辑状态表
数字电子电路
基本RS触发器有两个状态，它可以直接置位或复位，并具有存储和记忆功能。
• 基本RS触发器的特性方程为
数字电子电路
Qn1 S RQn
➢ 同步RS触发器
（a）是同步RS触发器的逻辑电路图R，S图6-03-2（b）是其逻辑符号图。其中，与非门A和B构成基本RS触发
器，与非门C、D构成导引电路，通过它把输入信号引导到基本触发器上。RD、SD是直接复位、直接置位端。
只要在RD或SD上直接加上一个低电平信号，就可以使触发器处于预先规定的“0”状态或“1”状态。另外，
数字电子电路
1.4 T触发器
数字电子电路
将JK触发器的两个端子JK和为一个端子并将其命名为T，即为T触发器。所以令J=K=T代入JK触
发器的特性方程就得到T触发器
➢ 特征方程
（CP下降沿到来时有效 ）
Q n1 T Q n
设备控制技术
➢ JK触发器的状态图
数字电子电路
1.3 D 触发器
数字电子电路
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触发器与时序逻辑电路
学习要点
•触发器的逻辑功能及使用
•时序电路的分析方法和设计方法
•计数器、寄存器等中规模集成电路的逻 辑功能和使用方法
第一节 触发器
第二节 时序逻辑电路的分析与设计方法
第三节 计数器 第四节 寄存器
第五节 顺序脉冲发生器 退出
第一节
触发器
基本RS触发器 一、同步触发器 二、主从触发器 三、边沿触发器 四、不同类型触发器间的转换 退出
CP=1期间有效
主 要 特 点
（1）时钟电平控制。在CP＝1期间接收输入信号， CP＝0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1 的情况，否则会使触发器处于不确定的状态。
CP
波 形 图
R S Q Q
不 变
置 1
不 变
触发器的特性方程就是触发器次态Qn+1 与输入及现态Qn之间的逻辑关系式
状态图
描述触发器的状态转换关系及转换条件的图形称为状态图 10/ ×1/ 0 1 1×/
01/
①当触发器处在0状态，即Qn=0时，若输入信号 RS＝01或 11，触发器仍为0状态；
若 RS＝10，触发器就会翻转成为1状态。
②当触发器处在1状态，即Qn=1时，若输入信号 RS＝10或 11，触发器仍为1状态； 若 RS＝01，触发器就会翻转成为0状态。
触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。 所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。
Q
1
0
Q
R 1
S 0
Q 0 1
&
&
1
0
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
Q
1 0
0 1
Q
R 0
S 1
Q 0 1 不变
0
S R CP
特性 方程
Q n 1 S R Q n CP下降沿到来时有效 RS 0
逻辑符号
Q Q Q Q
电路特点
主从RS触发器采用主从控制 结构，从根本上解决了输入 信号直接控制的问题，具有 CP＝1期间接收输入信号， CP下降沿到来时触发翻转 的特点。但其仍然存在着约 束问题，即在CP＝1期间， 输入信号R和S不能同时为1。
&
&
1
1
0
1
S
1
1
R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Q
1
？
1
Q
R 0
S 1
Q 0 1 不变 不定
&
&
1
1
0
1 0
S
0
0
R
0
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
一、基本RS触发器 信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，
电 路 组 成 和 逻 辑 符 号
Q
Q
Q
Q
&
&
S
R
S (a) 逻辑图
R (b )
S
R 逻辑符号
信号输入端，低电平有效。
工作原理
Q
0
1
Q
R
S
Q 0
0
& &
1
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。
C C 4044 4 5 6 7 8
1R
1 SA 1S B 1Q (a)
2R
2S
2Q G N D
4Q
NC (b )
1S
1R
EN
1R
1S
VSS
7 4 L S2 7 9 的 引 脚 图
C C 4044 的 引 脚 图
1S
EN＝1时工作 EN＝0时禁止
二、同步触发器
1、同步RS触发器
Q G1 Q G2 Q Q Q Q
0 1 Q
n
置 0
Q Q
n 1
置 1
n 1
翻转
时 序 图
J K Q
逻辑符号
Q Q Q Q
电路特点
①主从JK触发器采用 主从控制结构，从根 本上解决了输入信号 直接控制的问题，具 有 CP＝1期间接收 输入信号，CP下降沿 到来时触发翻转的特 点。
Q J CP
Q K 1J C1 1K
J
&
&
S
G3 & &
R
G4
Q S CP
Q R 1S C1 1R
S (a)
CP
R (b )
S
CP
R (c)
S
CP
R
逻辑电路
曾用符号
国标符号
CP＝0时，R=S=1，触发器保持原来状态不变。
CP＝1时，工作情况与基本RS触发器相同。
CP 0 1
R × 0 0 0 0 1 1 1 1
S × 0 0 1 1 0 0 1 1
Q
n 1
S RQ
n
D DQ
n
D
CP=1期间有效
D = 1/
状 态 图
波 形 图
0/
0
1
1/
0/
CP D Q Q
在数字电路中，凡在CP时钟脉冲控制下，根据输 入信号D情况的不同，具有置0、置1功能的电路， 都称为D触发器。
CP3、4
VCC 4D 4Q 4Q
集成同步D触发器
2G 3Q 3Q 3D VD D 4Q 4D 3D 3Q 3Q 2Q 2Q
Q
n 1
S RQ
n
n
JQ
n
KQ Q
n
n
JQ
KQ
n
CP=1期间有效
特性表
CP 0 1 1 1 1 1 1 1 1 J × 0 0 0 0 1 1 1 1 K × 0 0 1 1 0 0 1 1 Q × 0 1 0 1 0 1 0 1
n
Q
n +1 n
功能
Q 0 1 0 0 1 1 1 0
1
G7 & & G8 G7 &
1
& G8
J
K
CP
J
K
CP
RD=0，直接置0
SD=0，直接置1
带清零端和预置端的主从 JK触发器的逻辑符号
Q Q Q Q
Q SD SD J CP
Q RD K RD S 1J C 1 1K R
J
CP 曾用符号
K
SD J
C P K RD
国标符号
集成主从JK触发器
低电平有效
3、同步D触发器（D锁器）
Q Q Q Q Q G1 G2 G1 G2 Q
&
&
&
&
G3 S
& 1 D
& R CP
G4
G3 S
&
& R
G4
1D
C1
D (b )
CP (c)
D
CP 逻辑符号
(a)
D 触发器的构成
D 触发器的简化电路
将S=D、R=D代入同步RS触发器的特性方程，得同步 D触发器的特性方程：
特性表（真值表）
态现 ，态 也： 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
R
0 0 0 0 1 1 1 1
S Q
0 0 1 1 0 0 1 1
n
Q
n 1
功能 不允许
0 1 0 1 0 1 0 1
不用 不用 0 0 1 1
Q
n 1
0
置 0
Q
n 1
1
n
Q
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 R
S
Q
Q
置1 保持 置1 置0 置1 不允许 置1
基本RS触发器的特点
（1）触发器的次态不仅与输入信号状态有关，而且与触 发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时， 电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系， 即有约束条件。
C C 404 的 引 脚 图
CP1、2
POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 的内容是CP上升沿时刻D的值。
三、主从触发器