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专升本CMOS模拟集成电路分析与设计试卷答案专升本《CMOS模拟集成电路分析与设计》一、（共75题,共150分）1. Gordon Moore在1965年预言:每个芯片上晶体管的数目将每（）个月翻一番（2分）A.12B.18C.20D.24.标准答案：B2. MOS 管的小信号输出电阻是由MOS管的（）效应产生的。
（2分）A.体B.衬偏C.沟长调制D.亚阈值导通.标准答案：C3. 在CMOS模拟集成电路设计中，我们一般让MOS管工作在（）区。
（2分）A.亚阈值区B.深三极管区C.三极管区D.饱和区.标准答案：D4. MOS管一旦出现（）现象，此时的MOS管将进入饱和区。
（2分）A.夹断B.反型C.导电D.耗尽.标准答案：A5. （）表征了MOS器件的灵敏度。
（2分）A.B.C.D..标准答案：C6. Cascode放大器中两个相同的NMOS管具有不相同的（）。
（2分）A.B.C.D..标准答案：B7. 基本差分对电路中对共模增益影响最显著的因素是（）。
（2分）A.尾电流源的小信号输出阻抗为有限值B.负载不匹配C.输入MOS不匹配D.电路制造中的误差.标准答案：C8. 下列电路不能能使用半边电路法计算差模增益（）。
（2分）A.二极管负载差分放大器B.电流源负载差分放大器C.有源电流镜差分放大器D.Cascode负载Casocde差分放大器.标准答案：C9. 镜像电流源一般要求相同的（）。
（2分）A.制造工艺B.器件宽长比C.器件宽度WD.器件长度L.标准答案：D10. 某一恒流源电流镜如图所示。
忽略M3的体效应。
要使和严格相等，应取为（）。
（2分）A.B.C.D..标准答案：A11. 选择题:下列结构中密勒效应最大的是（）。
（2分）A.共源级放大器B.源级跟随器C.共栅级放大器D.共源共栅级放大器.标准答案：A12. 下图中，其中电压放大器的增益为-A，假定该放大器为理想放大器。
请计算该电路的等效输入电阻为（）。
一、填空题1、将芯片及其余因素在框架或基板上部署，粘贴固定以及连结，引出接线端子而且经过可塑性绝缘介质灌封固定的过程为狭义封装 ;在次基础之上，将封装体与装置成完好的系统或许设施，这个过程称之为广义封装。
2、芯片封装所实现的功能有传达电能；传达电路信号；供给散热门路；构造保护与支持。
3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。
4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。
5、金属凸点制作工艺中，多金属分层为黏着层、扩散阻挡层、表层金保护层。
6、成型技术有多种，包含了转移成型技术、发射成型技术、预成型技术、此中最主要的是转移成型技术。
7 、在焊接资猜中，形成焊点达成电路电气连结的物质叫做焊料；用于去除焊盘表面氧化物，提升可焊性的物质叫做助焊剂；在 SMT 中常用的可印刷焊接资料叫做锡膏。
8、气密性封装主要包含了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。
9、薄膜工艺主要有溅射工艺、蒸发工艺、电镀工艺、光刻工艺。
10、集成电路封装的层次分为四级分别为模块元件（ Module）、电路卡工艺（ Card ）、主电路板（Board ）、完好电子产品。
11 、在芯片的减薄过程中，主要方法有磨削、研磨、干式抛光、化学机械平展工艺、电化学腐化、湿法腐化、等离子增添强学腐化等。
12、芯片的互连技术能够分为打线键合技术、载带自动键合技术、倒装芯片键合技术。
13、DBG 切割方法进行芯片办理时，第一进行在硅片正面切割一定深度切口再进行反面磨削。
14、膜技术包含了薄膜技术和厚膜技术，制作较厚薄膜常常采纳丝网印刷和浆料干燥烧结的方法。
15、芯片的表面组装过程中，焊料的涂覆方法有点涂、丝网印刷、钢模板印刷三种。
16、涂封技术一般包含了顺形涂封和封胶涂封。
二、名词解说1、芯片的引线键合技术 (3 种)是将细金属线或金属带按次序打在芯片与引脚架或封装基板的焊垫上而形成电路互连，包含超声波键合、热压键合、热超声波键合。
一、填空题1、将芯片及其他要素在框架或基板上布置，粘贴固定以及连接，引出接线端子并且通过可塑性绝缘介质灌封固定的过程为狭义封装;在次根基之上，将封装体与装配成完整的系统或者设备，这个过程称之为广义封装。
2、芯片封装所实现的功能有传递电能;传递电路信号;提供散热途径；构造保护与支持。
3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。
4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。
5、金属凸点制作工艺中，多金属分层为黏着层、扩散阻挡层、表层金保护层。
6、成型技术有多种，包括了转移成型技术、喷射成型技术、预成型技术、其中最主要的是转移成型技术。
7、在焊接材料中，形成焊点完成电路电气连接的物质叫做煤斜；；用于去除焊盘外表氧化物，提高可焊性的物质叫做助焊剂；在SMT中常用的可印刷焊接材料叫做锡直。
8、气密性封装主要包括了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。
9、薄膜工艺主要有遮射工艺、蒸发工艺、电镀工艺、光刻工艺。
10、集成电路封装的层次分为四级分别为模块元件（MOdUIe）、⅛路卡工艺（Card）、主电路板（Board）、完整电子产品。
11、在芯片的减薄过程中，主要方法有磨削、研磨、干式抛光、化学机械平坦工艺、电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀等。
12、芯片的互连技术可以分为打线键合技术、载带自动键合技术、倒装芯片键合技术。
13、DBG切割方法进展芯片处理时，首先进展在硅片正面切割一定深度切口再进展反面磨削。
14、膜技术包括了薄膜技术和厚膜技术，制作较厚薄膜时常采用丝网印刷和浆料枯燥烧结的方法O15、芯片的外表组装过程中，焊料的涂覆方法有点涂、丝网印刷、钢模板印刷三种。
16、涂封技术一般包括了顺形涂封和封胶涂封。
二、名词解释1、芯片的引线键合技术（3种）是将细金属线或金属带按顺序打在芯片与引脚架或封装基板的焊垫上而形成电路互连，包括超声波键合、热压键合、热超声波键合。
1+X集成电路理论测试题及答案一、单选题（共39题，每题1分，共39分）1.用比色法进行氧化层厚度的检测时，看到的色彩是（）色彩。
A、反射B、干涉C、衍射D、二氧化硅膜本身的正确答案：B答案解析：硅片表面生成的二氧化硅本身是无色透明的膜，当有白光照射时，二氧化硅表面与硅-二氧化硅界面的反射光相干涉生成干涉色彩。
不同的氧化层厚度的干涉色彩不同，因此可以利用干涉色彩来估计氧化层的厚度。
2.芯片检测工艺过程中一般有拼零操作，下面对拼零描述正确的是（）。
A、零头电路不需要进行检查B、每次拼零时可以对多个产品进行操作C、一个内盒中最多有三个印章号D、拼零时遵循“先入先出”的原则正确答案：D3.下列关于平移式分选机描述错误的是（）。
A、传送带将料架上层的料盘输送至待测区料盘放置的指定区域B、料盘输送到待测区的指定位置后，吸嘴从料盘上真空吸取芯片，然后转移至“中转站”C、等待芯片传输装置移动到“中转站”接收芯片并将芯片转移至测试区D、当待测区料盘上的芯片全部转移后，需要更换料盘，继续进行上料正确答案：A4.平移式分选机设备分选环节的流程是：( )。
A、分选→吸嘴吸取芯片→收料B、吸嘴吸取芯片→分选→收料C、吸嘴吸取芯片→收料→分选D、分选→收料→吸嘴吸取芯片正确答案：B答案解析：平移式分选机设备测试环节的流程是：吸嘴吸取芯片→分选→收料。
5.用比色法进行氧化层厚度的检测时，看到的色彩是（）色彩。
A、衍射B、反射C、干涉D、二氧化硅本身的正确答案：C6.在Altium Designer软件中完成电路设计之后，为了验证所布线的电路板是符合设计规则的，现在设计者要运行（）。
A、Board Layers &ColorsB、Design Rule CheckC、Project Outputs for MultivibratorD、PCB Rules and constraints Editor正确答案：B7.( )即方形扁平无引脚封装，表面贴装型封装之一。
1+X集成电路理论模考试题（含答案）1、打开安装好的keil软件，点击工具栏“魔术棒”按钮，点击（）选项，选择目标芯片。
A、C/C++B、TargetC、DebugD、Device答案：D2、以全自动探针台为例，上片过程中，当承重台下降到指定位置时，( )。
A、红色指示灯亮B、红色指示灯灭C、绿色指示灯亮D、绿色指示灯灭答案：B以全自动探针台为例，承重台前的两个按钮指示灯：绿色表示上升，红色表示下降。
承重台下降到指定位置后，下降指示灯灭，即红色指示灯灭。
3、在晶圆盒内壁放一圈海绵的目的是( )。
A、防止晶圆包装盒和晶圆直接接触B、防止晶圆之间的接触C、防止晶圆在搬运过程中发生移动D、美观答案：A在晶圆盒内壁放一圈海绵是为了防止晶圆盒和晶圆接触。
4、下列选项中，（）工序后的合格品进入塑封工序。
A、引线键合B、第二道光检C、芯片粘接D、第三道光检答案：D第三道光检通过的合格品，进入封装的后段工序，后段工艺包括塑封、激光打字、去飞边、电镀、切筋成型、第四道光检等工序。
5、下列关于平移式分选机描述错误的是（）。
A、传送带将料架上层的料盘输送至待测区料盘放置的指定区域B、料盘输送到待测区的指定位置后，吸嘴从料盘上真空吸取芯片，然后转移至“中转站”C、等待芯片传输装置移动到“中转站”接收芯片并将芯片转移至测试区D、当待测区料盘上的芯片全部转移后，需要更换料盘，继续进行上料答案：A6、在使用J-link驱动连接单片机是需在魔法棒按钮的（）中设置（）。
A、Debug；地址范围B、Output；工作频率C、Debug；工作频率D、Output；地址范围答案：A7、清洁车间内的墙面时要求使用（）进行清洁。
A、麻布B、不掉屑餐巾纸C、无尘布D、棉答案：C一周擦一次墙面，清洁车间内的墙时应使用无尘布。
无尘布由100%聚酯纤维双面编织而成，表面柔软，易于擦拭敏感表面，摩擦不脱纤维，具有良好的吸水性及清洁效率。
8、转塔式分选机日常维护包括（）。
集成电路试题库半导体集成电路典型试题绪论1、什么叫半导体集成电路？【答案：】通过⼀系列的加⼯⼯艺，将晶体管，⼆极管等有源器件和电阻，电容等⽆源元件，按⼀定电路互连。
集成在⼀块半导体基⽚上。
封装在⼀个外壳内，执⾏特定的电路或系统功能。
2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英⽂缩写【答案：】⼩规模集成电路（SSI），中规模集成电路（MSI），⼤规模集成电路（VSI），超⼤规模集成电路（VLSI），特⼤规模集成电路（ULSI），巨⼤规模集成电路（GSI）3、按照器件类型分，半导体集成电路分为哪⼏类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。
4、按电路功能或信号类型分，半导体集成电路分为哪⼏类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。
5、什么是特征尺⼨？它对集成电路⼯艺有何影响？【答案：】集成电路中半导体器件的最⼩尺⼨如MOSFET的最⼩沟道长度。
是衡量集成电路加⼯和设计⽔平的重要标志。
它的减⼩使得芯⽚集成度的直接提⾼。
6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】7、分析下⾯的电路，指出它完成的逻辑功能，说明它和⼀般动态组合逻辑电路的不同,分析它的⼯作原理。
【答案：】该电路可以完成NAND逻辑。
与⼀般动态组合逻辑电路相⽐，它增加了⼀个MOS管M kp，它可以解决⼀般动态组合逻辑电路存在的电荷分配的问题。
对于⼀般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。
该电路增加了⼀个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。
在评估阶段，M kp截⾄，不影响电路的正常输出。
8、延迟时间【答案：】时钟沿与输出端之间的延迟第1章集成电路的基本制造⼯艺1、四层三结的结构的双极型晶体管中隐埋层的作⽤【答案：】减⼩集电极串联电阻，减⼩寄⽣PNP管的影响2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响【答案：】电阻率过⼤将增⼤集电极串联电阻，扩⼤饱和压降，若过⼩耐压低，结电容增⼤，且外延时下推⼤3、简单叙述⼀下pn结隔离的NPN晶体管的光刻步骤【答案：】第⼀次光刻：N+隐埋层扩散孔光刻第⼆次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4、简述硅栅p阱CMOS的光刻步骤【答案：】P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5、以p阱CMOS⼯艺为基础的BiCMOS的有哪些不⾜【答案：】NPN晶体管电流增益⼩，集电极串联电阻⼤，NPN管的C极只能接固定电位6、以N阱CMOS⼯艺为基础的BiCMOS的有哪些优缺点？并请提出改进⽅法【答案：】⾸先NPN具有较薄的基区，提⾼了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。
电子科技大学成都学院二零一零至二零一一学年第二学期1、名词解释：（7分）答：Moore law:芯片上所集成的晶体管的数目，每隔18个月翻一番。
特征尺寸：集成电路中半导体器件能够加工的最小尺寸。
Fabless IC设计公司，只设计不生产。
SOI:绝缘体上硅。
RTA:快速热退火。
微电子：微型电子电路。
IDM :集成器件制造商。
Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。
LOCOS:局部氧化工艺。
STI :浅槽隔离工艺。
2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？（7分）答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。
在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。
3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工艺是哪种器件隔离工艺，为什么？（7分）答：集成电路制造工艺中，主要有局部氧化工艺—LOCOS ;浅槽隔离技术—STI 两种隔离工艺。
主流深亚微米隔离工艺是：STI。
STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无侵蚀；与CMP兼容。
4、在集成电路制造工艺中，轻掺杂漏（LDD ）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？（7分）答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高电场，电子在从源区向漏区移动的过程中，将受此电场加速成高能电子，它碰撞产生电子空穴对，热电子从电场获得能量，造成电性能上的问题，如被栅氧化层陷阱俘获，影响器件阈值电压控制。
LDD 注入在沟道边缘的界面区域产生复杂的横向和纵向杂质剖面。
LDD 降低的杂质浓度减小了结和沟道区间的电场，把结中的最大电场位置与沟道中的最大电流路径分离，从而防止热载流子产生。
集成电路模拟试题（1）一，选择题（四个答案中只有一个是正确的）( 20 ’ )1，对集成运放输出级的要求是（a）具有很高的输出电阻和较低的输入电阻；（b）具有大的输出功率；（c）不计效率；（d）不需要过流和过压保护措施等。
2，由双运放构成的实际差分放大器，其输出电压的大小与下列哪个说法一致（a）与差模输入电压成正比；（b）共模放大倍数越大，输出电压越小；（c）共模放大倍数越小，输出电压越小；（d）同相输入端电压越小，输出电压越大。
3，在反相积分器中（a）输出电压与输入电压同相；（b）输出电压与输入电压反相；（c）输出电压比输入电压滞后90°；（d）输出电压比输入电压超前90°。
4，常用集成仪器放大器内部的运放个数是（a）1个；（b）2个；（c）3个；（d）4个。
5，在绝对值变换器中（a）输出电压与输入电压成正比；（b）输出电压与输入电压成反比；（c）输出电压与输入电压同相位；（d）输出电压与输入电压反相。
6，在民用电器中，经常要对电压进行过压、正常电压的检测，可以采用(a)单门限比较器；(b)迟滞比较器；(c) 三态比较器；(d)窗口比较器。
7，阻抗变换器是用运放加外围元件实现（a）大电阻变小电阻；（b）电感变电容；（c）小电感变大电感；（d）小电阻变大电阻。
8，DAC0832的转换精度（a）与转换位数有关；（b）与参考电压无关；（c）与使用的电路无关；（d）与输入电压的大小有关。
9，ICL8038函数发生器的工作频率范围是(a)0.01Hz~500kHz；(b) 0.1Hz~500kHz；(c)1Hz~500Hz；(d)1Hz~1MHz10，集成稳压器7805的输出电流是(a)100mA；(b)500mA；(c)1.5A；(d)5A答案：1~5(b)(a)(d)(c)(c) 6~10(a)(d)(a)(a)(c)二 求输入阻抗（15’）答案：A1的输出电压A2的输出电压解得 图4-1-2 输入电流为代入得等效输入阻抗 三 分析题( 15’)1，二阶低通滤波器电路如图4-1所示，求传递函数。
电子科技大学成都学院二零一零至二零一一学年第二学期集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川1、名词解释：(7分)答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。
特征尺寸：集成电路中半导体器件能够加工的最小尺寸。
Fabless：IC 设计公司，只设计不生产。
SOI：绝缘体上硅。
RTA：快速热退火。
微电子：微型电子电路。
IDM：集成器件制造商。
Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。
LOCOS：局部氧化工艺。
STI：浅槽隔离工艺。
2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。
在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。
3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工艺是哪种器件隔离工艺，为什么？(7分)答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。
主流深亚微米隔离工艺是：STI。
STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无侵蚀；与CMP兼容。
4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分)答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高电场，电子在从源区向漏区移动的过程中，将受此电场加速成高能电子，它碰撞产生电子空穴对，热电子从电场获得能量，造成电性能上的问题，如被栅氧化层陷阱俘获，影响器件阈值电压控制。
LDD注入在沟道边缘的界面区域产生复杂的横向和纵向杂质剖面。
LDD降低的杂质浓度减小了结和沟道区间的电场，把结中的最大电场位置与沟道中的最大电流路径分离，从而防止热载流子产生。
半导体集成电路典型试题绪论1、什么叫半导体集成电路？【答案：】通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。
集成在一块半导体基片上。
封装在一个外壳内，执行特定的电路或系统功能。
2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写【答案：】小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3、按照器件类型分，半导体集成电路分为哪几类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。
4、按电路功能或信号类型分，半导体集成电路分为哪几类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。
5、什么是特征尺寸？它对集成电路工艺有何影响？【答案：】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。
是衡量集成电路加工和设计水平的重要标志。
它的减小使得芯片集成度的直接提高。
6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。
【答案：】该电路可以完成NAND逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。
对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。
该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。
在评估阶段，M kp截至，不影响电路的正常输出。
8、延迟时间【答案：】时钟沿与输出端之间的延迟第1章集成电路的基本制造工艺1、四层三结的结构的双极型晶体管中隐埋层的作用【答案：】减小集电极串联电阻，减小寄生PNP管的影响2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响【答案：】电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤【答案：】第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4、简述硅栅p阱CMOS的光刻步骤【答案：】P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5、以p阱CMOS工艺为基础的BiCMOS的有哪些不足【答案：】NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6、以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法【答案：】首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。
第一周作业返回1单选(1分)在硅片晶向、掺杂类型介绍中，由硅片断裂边形成的角度是60o可知硅片是什么晶向? A.（100）B.（111）C.（110)D.(211)正确答案：B解析：B、硅的解理面是（111），在（111）面上两[111]晶向相交呈60 o2多选(1分)关于拉单晶时进行的缩颈步骤，下面的说法那种正确A.可以多次缩颈B.为了能拉出与籽晶相同的硅锭C.为了终止籽晶中的线缺陷向晶锭的延伸D.为了终止与籽晶结合处的缺陷向晶锭的延伸正确答案：A、C、D解析：A、目的是彻底终止线缺陷等向晶锭的延伸3判断(1分)在空间微重力室用CZ法也能拉制出大尺寸优质晶锭正确答案：对解析：因硅熔体温度梯度带来的密度（重力）差造成的干锅内熔体强对流减弱的缘故4单选(1分)磷在硅熔体与晶体中的分凝系数约为0.35，这使得液相掺杂拉制的掺磷硅锭的电阻率：A.轴向均匀B.轴向递减C.轴向递増D.径向递减正确答案：B解析：B、因为掺入硅锭的杂质是轴向递增的。
5填空(1分)拉单晶的干锅污染主要是由于坩埚材料分解出的造成。
正确答案：O 或氧第二周作业返回1填空(1分)外延工艺就是在晶体衬底上，用物理的或化学的方法生长薄膜。
正确答案：晶体或单晶2判断(1分)如果外延速率偏低，只要增大外延气体中硅源（如SiCl4）浓度，硅的气相外延速率就会增加。
正确答案：错解析：只在一定范围成立，如SiCl4为硅源超过临界值会生成多晶、甚至腐蚀衬底。
3填空(1分)VPE制备n-/n+ -Si用硅烷为源，硅烷是在完成的分解。
可从下面选择：气相硅片表面正确答案：硅片表面4单选(1分)VPE制备n+/p-Si，结果pn结进入了衬底，这是什么原因造成的：A.自掺杂效应B.互扩散效应C.衬底表面没清洗干净的缘故。
D.掺杂气体不纯正确答案：B解析：B、在外延过程中外延层重掺杂n型杂质扩散进入轻掺杂衬底。
5多选(1分)在VPE、MBE、SEG、LPE、SPE、UHV/CVD、MOCVD中，哪种外延方法能生长杂质陡变分布的薄外延层？A.MBEB.VPE、LPEC.UHV/CVDD.SEG、SPE正确答案：A、C第三周作业返回1单选(1分)通常掩膜氧化采用的工艺方法为：A.干氧B.低压氧化C.干氧-湿氧-干氧D.掺氯氧化正确答案：C解析：C、既有较好的质量，利于光刻；又有较快的氧化速率2多选(1分)关于氧化速率下面哪种描述是正确的：A.生长的氧化层较薄时，氧化速率服从线性规律B.温度升高氧化速率迅速增加C.（111）硅比（100）硅氧化得快D.有杂质（如Na、P等）存在，氧化速率降低E.生长的氧化层较厚时，氧化速率服从线性线规律正确答案：A、B、C3判断(1分)制作一硅晶体管芯片，在最后用热氧化方法制备了一层SiO2作为保护层。
正确答案：错4填空(1分)热氧化速率快慢排序：氧化最快、氧化次之、氧化最慢。
（从“干氧、湿氧、水汽”中选择填空，中间用“、”隔开）正确答案：水汽、湿氧、干氧5填空(1分)热氧化过程中杂质在SiO2/Si界面的浓度是突变的，这是由杂质引起的。
（两个字）正确答案：分凝1单选(1分)A.图（a）是限定源扩散，图（b）恒定源扩散B.图（a）是恒定源扩散，图（b）限定源扩散C.图（a）、（b）都是限定源扩散D.图（a）、（b）都是恒定源扩散正确答案：C解析：C、限定源扩散，时间越长，结深越深，表面浓度就越低；温度越高，结深也越深，表面浓度也降低越快。
2单选(1分)扩散掺杂，扩散区要比掩膜窗口尺寸，这是效应引起的，它直接影响超大规模集成电路的集成度。
A.大，场助扩散B.大，氧化增强C.小，横向扩散D.大，横向扩散正确答案：D3多选(1分)扩散系数在何时不可以看成是常数：A.在本征硅上扩散掺入中等浓度的杂质硼。
B.在本征硅上扩散掺入高浓度的杂质硼，同时进行氧化。
C.在重掺杂p型硅上扩散掺入n型杂质；D.在中等浓度p型硅上扩散掺入n型杂质；正确答案：B、C4判断(1分)CC一扩散，采取两歩工艺：预淀积温度高（1200℃）时间长（50min），再分布温度低（970℃）时间短（30min），杂质近似为服从高斯分布。
正确答案：错5填空(1分)在p-Si中扩磷13分钟，测得结深为0.5μm，为使结深达到1.5μm，在原条件下还要扩分钟。
（只保留整数）正确答案：1041单选(1分)在离子注入掺杂时，有少部分杂质进入衬底后穿过较大距离，这种现象就是。
当偏离晶向ψc注入时，可以避免。
A.沟道效应，<B.横向效应，<C.沟道效应，>D.横向效应，>正确答案：C2单选(1分)形成B的超浅结掺杂（剂量为QB)时，为了避免沟道效应可否先注入锑（剂量为QSb）再注入硼？实际注入了多少硼？A.不可以B.可以，实际注硼：QB+QSbC.可以，实际注硼：QB-QSbD.可以，实际注硼：QB正确答案：B3多选(1分)基于LSS理论，判断对下图分析的对错：A.入射离子在靶中由B运动到C主要受到靶原子核阻滞；B.入射离子在靶中由A运动到B主要受到靶原子核阻滞；C.该入射离子是高能注入；D.入射离子在靶中由B运动到C主要是受到靶电子阻滞。
正确答案：A、C4多选(1分)关于离子注入区形成非晶层的临界剂量，下面哪几种说法正确：A.靶温升高，临界剂量上升；B.注入离子能量越高，临界剂量越低；C.注入离子剂量率增大，临界剂量降低。
D.注入离子越轻，临界剂量越小；正确答案：A、B、C5判断(1分)CCC离子注入硼无需退火就有电活性，所以才会出现随退火温度升高反而电激活率下降的逆退火现象。
正确答案：错第二单元测验返回1单选(1分)在p-Si中扩磷20分钟，测得结深为0.5μm，为使结深达到0.8μm，在原条件下还要扩散多长时间？A.104minB.51.2minC.117minD.31.2min正确答案：D2单选(1分)在已扩散结深达0.8μm的p-Si上再进行湿氧，氧化层厚0.2μm时，结深是多少?(湿氧速率很快, 短时间的氧化可忽略磷向硅内部的推进)A.0.712μmB.0.512μmC.0.6μmD.0.088μm正确答案：A解析：A、解：氧化消耗硅的厚度：0.2*0.44=0.088（μm）；结深：0.8 -0.088=0.712（μm）3多选(1分)掺杂浓度分布如下图，请判断对错：A.(a)、(b)是扩散掺杂，杂质浓度都是余误差分布；B.(a)、(c) 杂质浓度都是高斯分布；C.(c)是离子注入掺杂，是高斯分布；D.(a)是限定源扩散掺杂，是高斯分布；(b)是恒定源扩散，是余误差分布；正确答案：B、C、D4判断(1分)CCC在Si中注入B+，能量为30KeV，剂量是10的12次方离子/cm2，查表可知Rp≈0.11μm，ΔRp=0.032μm，峰值浓度是1.25*10的16次方原子/cm3正确答案：错5填空(1分)锑在硅中的最大固溶度只有5*10的19次方原子/cm3，但某芯片埋层掺杂要求掺入锑最大浓度应达5*10的20次方原子/cm3，因此，采用掺杂。
正确答案：离子注入第六周作业返回1单选(1分)LPCVD-SiO2，将工艺控制在较高温度，有：ks>>hg，此时淀积速率的特点为：A.淀积速率受表面化学反应控制；B.温度的较小变化都会对淀积速率有较大影响；C.淀积速率受气相质量输运控制；D.反应剂气体浓度的变化对淀积速率的影响不大。
正确答案：C2单选(1分)poly-Si薄膜通常是采用什么方法制备的？A.PECVDB.APCVDC.LPCVDD.LCVD正确答案：C3多选(1分)关于PECVD-Si3N4薄膜的下列说法哪个对？A.台阶覆盖性较好；B.抗腐蚀性好；C.含H；D.常作为芯片的保护膜；正确答案：A、C、D4判断(1分)CC等离子体是物质的一种热平衡存在形态。
正确答案：错5填空(1分)CVD工艺反应剂气体分子到达衬底表面特殊位置的机制有：扩散；；表面迁移。
正确答案：再发射第七周作业返回1单选(1分)为了避免尖楔现象用含1%硅的硅铝合金制备IC内电极，多采用下列哪种工艺方法：A.反应溅射B.磁控溅射C.LPCVDD.PECVD正确答案：B2多选(1分)从两电极面积判断射频溅射时，靶放在那个电极上、衬底放在那个电极上？A.靶放在面积小的电极上B.靶放在面积大的电极上C.衬底放在面积大的电极上D.衬底放在面积小的电极上正确答案：A、C解析：A、由等离子鞘层可知浸没在等离子体中的电极相对于等离子体是负电位，且两者的电位差是与而电极面积的4次方成反比的，所以电极面积电位低，相对而言是阴极，离子轰击靶阴极。
C、相对而言是阳极，靶阴极上溅射出的原子等粒子在衬底阳极上淀积成膜。
3多选(1分)溅射与蒸镀比较，下列那种说法正确：A.蒸镀工艺的普适性更好B.溅射工艺的普适性更好C.溅射工艺薄膜质量（如粘附性、保形性等）更好D.蒸镀工艺薄膜质量（如粘附性、保形性等）更好正确答案：A、C解析：A、无论什么材料的薄膜都可以用蒸镀工艺制备。
B、难以得到不常用材料的靶。
4判断(1分)DD薄膜应力与测量时的温度有关。
正确答案：对5填空(1分)铝的蒸发温度是1250℃，这时它的平衡蒸汽压是Pa。
正确答案：1.33第八周作业返回1单选(1分)光刻工艺是按照下列哪种流程顺序进行操作？A.打底膜、涂胶、前烘、曝光、显影、坚膜、去胶、刻蚀B.打底膜、涂胶、前烘、曝光、坚膜、显影、刻蚀、去胶C.打底膜、前烘、涂胶、曝光、坚膜、显影、刻蚀、去胶D.打底膜、涂胶、前烘、曝光、显影、坚膜、刻蚀、去胶正确答案：D2多选(1分)下列有关曝光的描述正确的是：A.确定图案的精确形状和尺寸；B.使受光照射区域的光刻胶膜发生化学反应形成潜影；C.步进曝光机一次就可以完成曝光；D.需要进行准确对版后再曝光，才能保证各次光刻的套准精度。
正确答案：A、B、D3多选(1分)关于光学光刻，下列哪种方法可以获得高分辨率？A.驻波效应对分辨率无影响B.使用移相掩膜技术制备的光刻版C.采取浸入式光刻方法D.光源为紫光正确答案：B、C4判断(1分)CCC正胶的感光区域在显影时不溶解，负胶的感光区域在显影时溶解。
正确答案：错5填空(1分)IC芯片的横向结构是通过工艺实现的。
（填2个字）正确答案：光刻第四单元测验返回1单选(1分)光刻工艺所需要的三要素为：A.光源、光刻胶和曝光时间B.光刻胶、掩模版和光刻机C.光源、光刻胶和掩模版D.光刻胶、掩模版和光刻焦深正确答案：C涂胶以后的晶片，需要在一定的温度下进行烘烤，这一步骤称为。
A.去水烘烤B.预烘C.烘烤D.后烘正确答案：B3单选(1分)大尺寸硅片上生长的的不均匀和各个部位刻蚀速率的不均匀会导致刻蚀图形转移的不均匀性。
A.图形长度B.薄膜厚度C.图形宽度D.图形间隔正确答案：B4判断(1分)DDDD在SiO2/Si刻蚀过程中等离子体对硅的刻蚀速率必须控制在非常低的程度，否则SiO2被清除的同时硅也大量被侵蚀。
