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Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (15)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下 New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
实验二QuartusII原理图设计方法一、实验目的1.熟悉利用QuartusII的原理图输入方法设计简单组合电路；2.掌握层次化设计方法。
二、实验任务1.使用原理图设计方法完成半加器和全加器的设计。
（1）打开QuartusII软件新建工程。
进入创建项目（project）向导第一行是项目地址、第二行是项目名称、第三行是该项目顶层实体的名称。
没有要添加的文件，点击next选择器件类型选择仿真工具进入索引页面（summary），观察是否有错误，没有错误。
点击finish，完成项目的创建。
选择菜单file→New，弹出对话框，选择Block Diagram/Schematic File，点击OK直接在原理图上双击，出现对话框，在name栏中输入元件名。
点击ok。
依次添加其他其他元件完成半加器设计。
点击工具栏中的compile，进行编译正确无误后进入下一步骤。
（3）使用ModelSim-Altera仿真首先我们可以点击菜单栏的Processing→Start→Start Test Bench Template Writer，随后弹出提示“Test Bench Template Writer was successful”，那么我们就已经创建了一个Verilog 测试脚本，在此脚本中，我们可以设计一些测试激励输入并且观察相应输出，借此我们就能够验证原工程的设计代码是否符合要求。
我们打开工程路径下的/simulation/modelsim 文件夹，可以看到一个名为h_adder.vt 的测试脚本文件创建了。
我们可以在Quartus II 中打开这个文件，并且将其重新编辑如下：完成测试脚本编写，我们接着需要打开菜单栏的Assigement→Settings 选项，选择Category→EDA Tool Setting→Simulation，在右边的相关属性中做如图所示的设置，在选中Comple test bench 后，我们要点击后面的Test Benches…按钮去选择刚才创建的测试脚本。
Quartus II 的使用 (1)1.1 工程建立 (1)1.2 原理图的输入 (4)1.3 文本编辑（verilog） (14)1.4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
第2章 Quartus Ⅱ应用向导Quartus II 是Altera公司的综合性PLD开发软件,支持原理图、VHDL、VerilogHDL以及AHDLAltera Hardware Description Language等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程.Quartus II可以在XP、Linux以及Unix上使用,除了可以使用Tcl脚本完成设计流程外,提供了完善的用户图形界面设计方式.具有运行速度快,界面统一,功能集中,易学易用等特点.Quartus II支持Altera的IP核,包含了LPM/MegaFunction宏功能模块库,使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度.对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具.此外,Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合,可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统SOPC开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性的开发平台.Maxplus II 作为Altera的上一代PLD设计软件,由于其出色的易用性而得到了广泛的应用.目前Altera已经停止了对Maxplus II 的更新支持,Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变.Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具,集成了SOPC和HardCopy设计流程,并且继承了Maxplus II 友好的图形界面及简便的使用方法.Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口,越来越受到数字系统设计者的欢迎.Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台.该平台支持一个工作组环境下的设计要求,其中包括支持基于Internet的协作设计.Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和Synplicity等EDA供应商的开发工具相兼容.改进了软件的LogicLo ck模块设计功能,增添了FastFit编译选项,推进了网络编辑性能,而且提升了调试能力.支持MAX7000/MAX3000等乘积项器件基本设计流程本节以十进制计数器为例,通过实现流程,详细介绍Quartus II的重要功能和使用方法建立工作库文件和编辑设计文件任何一项设计都是一项工程Project,都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹.此文件夹将被EDA软件默认为工作库Work Library.一般,不同的设计项目最好放在不同的文件夹中,而同一工程的所有文件都必须放在同一文件夹中.在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘.注意不要将文件夹设在计算机已有的安装目录中,更不要将工程文件直接放在安装目录中1新建一个文件夹.这里假设本项设计的文件夹取名为jsq,在E盘中,路径为E:\jsq .注意,文件夹名不能用中文,也最好不要用数字.2输入源程序.打开计算机桌面上图表,选择菜单File→New,出现如图所示见面,在New窗口Device Design Files中选择编译文件的语言类型,这里选择VHDL File,选好后用鼠标左键单击OK按钮,出现源程序输入窗口如图所示以十进制为例.图选择编译文件的语言类型图源程序输入窗口十进制计数器源程序如下：LIBRARY IEEE;USE CNT10 ISPORT CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR3 DOWNTO 0;COUT : OUT STD_LOGIC ;END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESSCLK, RST, ENVARIABLE CQI : STD_LOGIC_VECTOR3 DOWNTO 0;BEGINIF RST = '1' THEN CQI := OTHERS =>'0' ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN = '1' THEN --检测是否允许计数同步使能IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9ELSE CQI := OTHERS =>'0'; --大于9,计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT <= '1'; --计数大于9,输出进位信号ELSE COUT <= '0';END IF;CQ <= CQI; --将计数值向端口输出END PROCESS;END behav;3文件存盘选择File→Save As命令,找到已建立的文件夹E:\ jsq,存盘文件名应与实体的名字一致,即CNT10,其界面窗口如图所示.图文件存盘单击“否N”按钮,则按以下方法进入创建工程流程.创建工程使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称,还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA工具,以及目标器件系列和具体器件等.1打开建立新工程管理窗选择File→New Preject Wizard工具选项创建设计工程命令,即弹出“工程设置”对话框如图所示,单击对话框最上第一栏右侧的“…”按钮,找到文件夹E:\jsq,选种已存盘的文件CNT10,再单击打开按钮,既出现如图所示的设置情况.对话框中第一行表示工程所在的工作库文件夹,第二行表示此项工程的工程名,第三行表示顶层文件的实体名.图利用New Preject Wizard创建工程CNT102将设计文件加入工程中单击图中下方的Next按钮,出现如图所示的对话框,在弹出的对话框中单击File name栏的按钮,将与工程相关的所有VHDL文件加入此工程,加入完成后单击Next按钮.此工程加入的方法有两种：第一种是单击Add All按钮,将设定的工程目录中的所有VHDL文件加入到工程文件栏中；第二种方法是单击“Add …”按钮,从工程目录中选出相关的VHDL文件.图将所有的工程VHDL文件加入此工程图3选择仿真器、综合器和目标器件的类型单击图中Next按钮,即弹出如图所示的仿真器和综合器及目标器件对话框.其仿真器和综合器及目标器件设置如图所示.首先在 Famil 栏选芯片系列,在此选Cyclone系列,在有效器件列表中选择专用器件,分别选择封装形式为PQFP,引脚输出240,器件速度级别为8,选择此系列的具体芯片是EP1C6Q240C8, 这里EP1C6表示Cyclone系列及此器件的规模.设计完成后单击Finish按钮.图仿真器和综合器类型设置图4工具设置.单击图中的Next按钮后,弹出图所示工具设置窗口,此窗口有3项选择.EDA design entry/synthesis用于选择输入的HDL类型和综合工具.EDA simulation用于选择仿真工具.EDA timing analysis tool用于选择时序分析工具,这是除Cyclone自含的所有设计工具以外的外加的工具,因此,如果都不做选择,表示选择Cyclone自含的所有工具.在此例中这3项都不做选择,单击Next后即弹出图所示”工程设置统计”窗口.最后单击图中Finish,即已设定好此工程,并出现CNT10的工程管理窗口.Quartus Ⅱ将工程信息存储在工程配置文件中,它包含有关Quartus Ⅱ工程的所有信息,包括设计文件、波形文件、Signa1Tap Ⅱ文件、内存初始化文件等,以及构成工程的编译器、仿真器和软件构建设置.建立工程后,可以使用工具栏的Project→ADD/Remove Files Project页在工程中添加和删除、设计其它文件,在执行Quartus Ⅱ的Analysis &Synthesis期间,Quartus Ⅱ将按ADD/Remove Files Project页中显示的顺序处理文件.图工具设置窗口图工程设置统计”窗口编译前设置选择FPGA目标芯片.目标芯片的选择也可以这样来实现：选择Assignmemts菜单中的settings项,可以弹出图对话框.选择配置器件的工作方式.单击图中的Device & Pin Options按钮,进入选择窗,这将弹出Device & Pin Options窗口,其对话框如图所示.在Configuration选项页,选择配置器件为EPCS4,其配置模式可选择Active Serial.这种方式只对专用的Flash技术的配置器件专用于Cyclone系列FPGA的EPCS4和EPCS1等进行编程.注意,PC机对FPGA的直接配置方式都是JTAG方式,而对于FPGA进行所谓“掉电保护式”编程通常有两种：主动串行模式AS Mode和被动串行模式PS Mode.对EPCS1/EPCS4的编程必须用AS Mode.图选择FPGA目标芯片图选择配置器件工作方式图全程编译Quartus II编译器是由一系列处理模块构成的,这些模块负责对设计项目的检错,逻辑综合、结构综合、输出结果的编辑配置,以及时序分析.在这一过程中,将设计项目适配到FPGA/CPLD目标器中,同时产生多种用途的输出文件,如功能和时序信息文件、器件编程的目标文件等.编译器首先检查出工程设计文件中可能错误信息,供设计者排除.然后产生一个结构化的以网表文件表达的电路原理图文件.编译前首先选择Processing菜单的Start Compilation项,启动全程编译.这里所谓的全程编译Compilation包括以上提到的Quartus II对设计输入的多项处理操作,其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件仿真文件与编程配置文件生成,以及基于目标器件的工程时序分析等.编译过程中要注意工程管理窗下方的“Processing”栏中的编译信息.如果工程中的文件有错误,启动编译后在下方的Processing处理栏中会显示出来,如图所示.对于Processing栏显示出的语句格式错误,可双击错误信息条文,即弹出对应的vhdl文件,在深色标记条处即为文件中的错误,再次进行编译直至排除所有错误.如果编译成功,可以见到如图所示的工程管理窗的左上角显示了工程cnt10的层次结构和其中结构模块耗用的逻辑宏单元数；在此栏下是编译处理流程,包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等.最下栏是编译处理信息；中栏Compilation Report栏是编译报告项目选择菜单,点击其中各项可以详细了解编译与分析结果.图全程编译后信息图时序仿真对工程编译通过后,必须对其功能和时序性质进行仿真测试,以了解设计结果是否满足原设计要求.以VWF文件方式的仿真流程的详细步骤如下：1打开波形编辑器.选择菜单File中的New项,在New窗口中选择Other Files 中的Vector Waveform File如图所示,单击OK按钮,即出现空白的波形编辑器如图所示,注意将窗口扩大,以利观察.图选择编辑矢量波形文件图波形编辑器2设置仿真时间区域,对于时序仿真来说,将仿真时间设置在一个合理的时间区域上十分重要.通常设置时间范围在数十微妙间.首先在Edit菜单中选择End Time 项,即弹出如图所示窗口.在此例中整个仿真时间设置为10μs,单击OK按钮结束设置.图设置仿真时间长度3将工程CNT10的端口信号节点选入波形编辑器中.方法是首先选择View 菜单中的Utility Windows项的Node Finder项.弹出的对话框如图所示,在Filter框中选Pins : all通常已默认选此项,然后单击List按钮,于是在下方的Nodes Found 窗口中出现设计中的CNT10工程的所有端口引脚名.图 CNT10的信号节点注意如果此对话框中的“List”不显示CNT10工程的端口引脚名,需要重译一次,即选择Processing→Start Compilation,然后再重复以上操作过程.最后,用鼠标将重要的端口节点CLK、EN、RST、COUT和输出总线信号CQ分别拖到波形编辑窗,结束后关闭Nodes Found窗口.单击波形窗左侧的“全屏显示”按钮,使全屏显示,并单击“放大缩小”按钮后注意：左键放大,右键缩小,再用鼠标在波形编辑区域右键单击,使仿真坐标处于适当位置,如图所示,这时仿真时间横坐标设定在数十微秒数量级.设定仿真时间宽度,选择Edit项及其End time选项,在End time选择窗中选择适当的仿真时间域,如可选10us,以便有足够长的观察时间.图拖入节点后波形编辑器4波形文件存盘.选择File中的Save as,将以默认名为的波形文件存入文件夹E:\jsq中,即出现如图所示的激励波形文件存盘窗口.图 vwf激励波形文件存盘5编辑输入波形输入激励信号.用鼠标左键单击图所示窗口的时钟信号名CLK,使之变成蓝色条,再单击左列的时钟设置键,即弹出如图时钟脉冲周期及占空比设置窗口,在图中的上部份是已经设置好了的仿真时间区域为10μs,这里不需要改变,下部分CLK的时钟周期设置为50ns；Clock窗口中的Duty cycle是占空比,默认为50,即50%占空比.然后再分别设置EN和RST的电平,RST为复位端,EN为使能端.最后设置好的激励信号波形如图所示.图时钟脉冲周期及占空比设置窗口图设置好的激励信号波形图6总线数据格式设置.单击如图所示的输出信号“CQ”左旁的“+”,则能展开此总线中的所有信号；如果双击此“+”号左旁的信号标记,将弹出对该信号数据格式设置的对话框如图所示.在该对话框的Radix栏有4种选择,这里可选择无符号十进制整数Unsigned Decimal表达方式.最后对波形文件再次存盘.图信号数据格式设置图7仿真方式的选择在QuarturⅡ软件中仿真方式有两种,功能仿真和时序仿真,此例选择功能仿真,方法是：在工具栏中选择processing→Simulater Tool即弹出如图仿真方式选择窗口,在窗口Simulater mode处是时序仿真和功能仿真选择窗口,此例选择功能仿真Functionl.选好后单击Generate Functional Simulater Nellist按钮,再单击确定按钮,最后再单击图中的start按钮,即完成仿真方式的确定.图仿真方式选择窗口8仿真器参数设置选择菜单Assignment→Settings,即弹出如图选择仿真参数设置窗口,此例中选择的参数如图所示.图选择仿真参数设置窗口9启动仿真器.现在所有设置进行完毕,在菜单Processing项下选择Start Simulation,也可以选择工具栏上的图表.8观察仿真结果.仿真波形文件“Simulation Report”通常会自动弹出如所示仿真结果.同时在图窗口中用鼠标右键单击选择Zoom→Fit in window即选择全时域显示.如果在启动仿真运行后,并没有出现仿真完成后的波形图,而是出现文字“Can’t open Simulation Report Window”,但报告仿真成功,则可自己打开波形报告,选择Processing→Simulation Report.图仿真波形输出结果应用RTL电路图观察器选择方法是Tools→Netlist Viewers在出现的下拉菜单中有四个选项,此例中选择第一项RTL Viewer,即HDL的RTL级图形观测器,选好后将自动弹出如图所示RTL电路.图 RTL电路对于较复杂的RTL电路,可利用功能过滤器Filter简化电路,即用右健单击该模块,在弹出的下拉菜单中选择Filter项的Sources或Destinations,由此产生相应的电路.。
§2.3 相关技术基本知识与基本技能一、QuartusⅡ原理图输入法应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非常方便地进行数字系统的设计。
应用QuartusⅡ原理图输入法，还可以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。
下面以一个二人表决器的设计为例说明QuartusⅡ原理图输入法的使用方法。
(一)建立工程文件夹1.新建一个文件夹作为工程项目目录首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是根目录，比如D:，只能是根b录下的b录，比如D:\EDA _book\code\Chapter3\BiaoJueQi。
下一页§2.3 相关技术基本知识与基本技能2.建立工程项目运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程，如图2-17所示。
在图2-18界面中单击Next按钮。
在所弹出的图2-19 New Project Wizard对话框中，填写Directory，Name, Top-Level Entity等项目。
其中第一、第二、第三个文本框分别是工程项目目录、项目名称和项目顶层设计实体的名称。
单击Next按钮，出现添加工程文件的对话框，如图2-20所示。
若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，如图2-21所示。
下一页上一页§2.3 相关技术基本知识与基本技能在Family下拉框中，根据需要选择一种型号的FPGA，比如Cyclone系列FPGA。
然后在“Available devices:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。
再单击Next按钮，出现如图2-22所示对话框。
Quartus II 的使用 (2)
1 工程建立 (2)
2 原理图的输入 (5)
3 文本编辑（verilog） (15)
4 波形仿真 (16)
Quartus II 的使用
在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器
1.1 工程建立
使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：
（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕
（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称
（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件
（4）选择设计器件，如图1.5所示。
图 1.5 选择器件
（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具
（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要
1.2 原理图的输入
原理图输入的操作步骤如下：
（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件
（2）在图1.9的空白处双击，屏幕如图1.10所示：
（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击
ok按钮。
此时可看到光标上粘着被选的符号，将其移到合
适的位置（参考图 1.11）单击鼠标左键，使其固定；
（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input
右侧待连线处单击鼠标左键后，再移动到D触发器的左侧
单击鼠标左键，即可看到在input和D触发器之间有一条
线生成；
图1.9 空白的图形编辑器
图1.10 选择元件符号的屏幕
图1.11 放置所有元件符号的屏幕
（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；
（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定
义成Q；如图1.13所示。
（7）在图1.13中单击保存按钮，以默认的try1 文件名保存，文件后缀为bdf。
图1.12 完成连线后的屏幕
图1.13 完成全部连接线的屏幕
（8）在图1.8中，单击编译器快捷方式按钮，完成编译后，弹
出菜单报告错误和警告数目，并生成编译报告如图1.14所
示；
图1.14 完成编译的屏幕
（9）若需指定器件，选择Assignments菜单下Device选项，屏
幕如图1.15所示；
图1.15 器件设置
（10）完成如图1.15所示的选择后，单击OK按钮回到工作环境；
（11）根据硬件接口设计，对芯片管脚进行绑定。
选择
Assignments菜单下Pins选项；
（12）双击对应管脚后Location空白框，出现下拉菜单中选择要绑定的管脚，如图1.16所示；
图1.16 管脚指定
（13）在图1.16中完成所有管脚的分配，并把没有用到的引脚设置为As input tri-stated,
Assignments—Device—Device and Pin Options
–Unused Pins，然后重新编译项目；
（14）对目标版适配下载，（此处认为实验板已安装妥当，有关安装方法见实验板详细说明）单击按钮，屏幕显示
如图1.17所示；
图1.18 适配下载界面
（15）选择Hardware Setup ，如图1.19所示；
图1.19 下载硬件设置
（16）在图1.19中选择添加硬件ByteBlasteMV or ByteBlaster II，如图1.20所示；
图1.20 添加下载硬件
（17）可以根据需要添加多种硬件于硬件列表中，双击可选列表中需要的一种，使其出现在当前选择硬件栏中（本实验板采用ByteBlaster II 下载硬件），如图1.21所示；
图1.21 选择当前下载硬件
（18）选择下载模式，本实验板可采用两种配置方式，AS模式对配置芯片下载，可以掉电保持，而JTGA模式对FPGA下载，掉
电后FPGA信息丢失，每次上电都需要重新配置，如图1.22所示；
图1.22 选择下载模式
（19）选择下载文件和器件，JTAG 模式使用后缀为sof 的文件，AS模式使用后缀为pof的文件，选择需要进行的操
作，分别如图1.23，图1.24所示；使用AS模式时，还
要设置Assignments 菜单下Device，如图1.25，选择图
1.25中Device & Pin Options，如图1.26，选择使用的配
置芯片，编译；
图1.23 JTAG下载模式
图1.24 AS下载模式
图1.25 器件选项
图1.25 配置芯片选择
（20）点击Start按键，开始下载。
1.3 文本编辑（verilog）
这一节中将向读者简单介绍如何使用Quartus II软件进行文本编辑。
文本编辑（verilog）的操作如下：
（1）建立我们的project2项目如下图：
图1.26 建立项目project2
（2）在软件主窗口单击File菜单后，单击New选项，选择Verilog HDL File选项，如图1.27所示：
图1.27 新建Verilog HDL文件
（3）单击OK进入空白的文本编辑区，进行文本编辑，本节列举一个D触发器的例子，其完成后的屏幕如图1.28所示；
图1.28 完成编辑后的屏幕
（4）V文件名必须与模块面相同，将dff1.v文件设置为顶层文件，Project—Set as Top-level Entity
（5）完成编辑后的步骤与完成原理图编辑的步骤相同，请参考
1.1节有关容。
（6）利用v文件生成原理图模块。
在v文件编辑界面中，File—Creat/Update—Creat Symbol Files for Curent File. 1.4 波形仿真
下面以1.2节中project2为例，介绍使用Quartus II 软件自带的仿真器进行波形仿真的步骤。
（1）打开project2 项目，新建波形仿真文件，如图1.29；
图1.29 新建矢量波形文件
（2）在建立的波形文件左侧一栏中，点击鼠标右键，在弹出菜单中选择Insert Node or Bus，如图1.30所示；
图1.29 矢量波形文件节点加入
（3）在出现的图 1.30中，选择Node Finder，将打开Node Finder 对话框，本试验对输入输出的管脚信号进行仿真，所以在Filter 中选择Pins：all，点击List 按钮，如图1.31所示；
图1.30 节点加入工具框
图1.31 Node Finder 对话框
（4）在图1.31左栏中选择需要进行仿真的端口通过中间的按钮加入到右栏中，点击OK，端口加入到波形文件中，如图1.32；
图1.32 加入仿真节点后的波形图
（5）在图1.32中，选择一段波形，通过左边的设置工具条，给出需要的值，设置完成激励波形，保存后如图1.33所示；
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. . 优质资料 . .
图1.33 设置好激励波形的波形文件
（6） 设置为功能仿真：Assignment —Timing Analysis Settings-- Simulator Settings —Simulation mode 选择Functional, 生
成网络表Processing —Generate Functional Simulation Netlist ；
（7） 点击快捷按钮，开始仿真，完成后得到波形如图1.34所
示，根据分析，功能符合设计要求。
图1.33 波形仿真结果。
