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数字逻辑电路
实验报告
指导老师:
班 级:
学 号:
姓 名：
时 间：
第一次试验
一、 实验名称：组合逻辑电路设计
2 二、 试验目的：
1、 掌握组合逻辑电路的功能测试。
2、 验证半加器和全加器的逻辑功能。
3、 、学会二进制数的运算规律。
三、 试验所用的器件和组件：
二输入四“与非”门组件3片，型号74LS00
四输入二“与非”门组件1片，型号74LS20
二输入四“异或”门组件1片，型号74LS86
四、 实验设计方案及逻辑图：
1、设计一位全加/全减法器，如图所示：
电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。
（1） 输入/输出观察表如下：
输 入 输 出
A B Cin 加法（M=0） 减法（M=1）
S Co S Co
0 0 0 0 0 0 0
0 0 1 1 0 1 1
0 1 0 1 0 1 1
0 1 1 0 1 0 1
1 0 0 1 0 1 0
1 0 1 0 1 0 0
1 1 0 0 1 0 0
1 1 1 1 1 1 1
（2）求逻辑函数的最简表达式
函数S的卡诺图如下： 函数Co的卡诺如下：
化简后函数S的最简表达式为：
Co的最简表达式为：
3 （3）逻辑电路图如下所示：
2、舍入与检测电路的设计：
用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示：
数电基础：时序逻辑电路
虽然每个数字电路系统可能包含有，但是在实际应⽤中绝⼤多数的系统还包括，我们将这样的系统描述为时序电路。
时序电路是由最基本的加上反馈逻辑回路（输出到输⼊）或器件组合⽽成的电路，与最本质的区别在于时序电路具有记忆功能。
1. 简介 是数字逻辑电路的重要组成部分,时序逻辑电路⼜称,主要由 存储电路 和 组合逻辑电路 两部分组成。它和我们熟悉的其他电路
不同,其在任何⼀个时刻的输出状态由当时的输⼊信号和电路原来的状态共同决定,⽽它的状态主要是由存储电路来记忆和表⽰的。同时时序
逻辑电路在结构以及功能上的特殊性,相较其他种类的数字逻辑电路⽽⾔,往往具有难度⼤、电路复杂并且应⽤范围⼴的特点 。
在数字电路通常分为和时序逻辑电路两⼤类，组合逻辑电路的特点是输⼊的变化直接反映了输出的变化，其输出的状态仅取决于输⼊的当前
的状态，与输⼊、输出的原始状态⽆关，⽽是⼀种输出不仅与当前的输⼊有关，⽽且与其输出状态的原始状态有关，其相当于在组合逻辑的
输⼊端加上了⼀个反馈输⼊，在其电路中有⼀个存储电路，其可以将输出的状态保持住，我们可以⽤下图的框图来描述时序电路的构成。
从上⾯的图上可以看出，其输出是输⼊及输出前⼀个时刻的状态的函数，这时就⽆法⽤组合逻辑电路的函数表达式的⽅法来表⽰其输出函数
表达式了，在这⾥引⼊了现态（Present state)和次态（Next State)的概念,当现态表⽰现在的状态（通常⽤Qn来表⽰），⽽次态表⽰输⼊
发⽣变化后其输出的状态 （通常⽤Qn+1表⽰），那么输⼊变化后的输出状态表⽰为
Qn+1=f(X,Qn)，其中：X为输⼊变量。
组合电路和存储元件互联后组成了时序电路。存储元件是能够存储信息的电路。存储元件在某⼀时刻存储的⼆进制信息定义为该时刻
存储元件的状态。时序电路通过其输⼊端从周围接受⼆进制信息。时序电路的输⼊以及存储元件的当前状态共同决定了时序电路输出
的⼆进制数据，同时它们也确定了存储元件的下⼀个状态。时序电路的输出不仅仅是输⼊的函数，⽽且也是存储元件的当前状态的函
数字电路与逻辑设计1_3试卷和答案
一、填空（每空1分，共45分）
1．Gray码也称 循环码 ，其最基本的特性是任何相邻的两组代码中，仅有一位数码 不同 ，因而又叫单位 距离码 。
2．二进制数转换成十进制数的方法为： 按权展开法 。
3．十进制整数转换成二进制数的方法为： 除2取余 法，直到商为 0 止。
4．十进制小数转换成二进制数的方法为： 乘2取整 法，乘积为0或精度已达到预定的要求时，运算便可结束。
5．反演规则：对于任意一个逻辑函数式F，如果将其表达式中所有的算符“·”换成“ + ”，
“ + ”换成“·”，常量“0”换成“ 1 ”，“ 1 ”换成“0”，原变量换成 反 变量， 反 变量换成原变量，则所得到的结果就是 。 称为原函数F的反函数，或称为补函数
6．n个变量的最小项是n个变量的“ 与 项”，其中每个变量都以原变量或 反 变量的形式出现一次。对于任何一个最小项，只有一组变量取值使它为 1 ，而变量的其余取值均使它为 0 。
7．n个变量的最大项是n个变量的“ 或 项”，其中每一个变量都以原变量或 反 变量的形式出现一次。对于任何一个最大项，只有一组变量取值使它为 0 ，而变量的其余取值均使它为 1 。
8．卡诺图中由于变量取值的顺序按 格雷 码排列，任何几何位置相邻的两个最小项，在逻辑上都是相邻的。，保证了各相邻行(列)之间只有 一 个变量取值不同。
9．卡诺图化简逻辑函数方法：寻找必不可少的最大卡诺圈，留下圈内 没有变化 的那些变量。求最简与或式时圈 1 、变量取值为0对应 反 变量、变量取值为1对应 原
变量；求最简或与式时圈 0 、变量取值为0对应 原 变量、变量取值为1对应 反 变量。
第六章时序逻辑电路
一、选择题
1．同步计数器和异步计数器比较，同步计数器的显著优点是 。
A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。
A.4 B.5 C.9 D.20
3．下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器
4. N个触发器可以构成最大计数长度（进制数）为 的计数器。
A.N B.2N C.N2 D.2N
5. N个触发器可以构成能寄存 位二进制数码的寄存器。
A.N-1 B.N C.N+1 D.2N
6．五个D触发器构成环形计数器，其计数长度为 。
A.5 B.10 C.25 D.32
7．同步时序电路和异步时序电路比较，其差异在于后者 。
A.没有触发器 B.没有统一的时钟脉冲控制
C.没有稳定状态 D.输出只与内部状态有关
8．一位8421BCD码计数器至少需要 个触发器。
A.3 B.4 C.5 D.10
9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。
A.2 B.3 C.4 D.8
10．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。
A.1 B.2 C.4 D.8
11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。
