收稿日期:2004201209; 定稿日期:2004203210文章编号:100423365(2004)0520551203一种超高速P IN 开关驱动器的研究李 骏,陈 伟,蒲大勇(模拟集成电路国家重点实验室;中国电子科技集团公司 第二十四研究所,重庆 400060)摘 要: 介绍了一种超高速P I N 开关驱动器电路的设计。
该电路采用高速互补工艺技术(CB IP )制造,具有速度快、功耗低、体积小、工作环境温度范围宽等特点,并且通过改变连接方式,可以很容易地实现四路独立驱动单元输出信号与输入信号同相或反相的功能。
该电路广泛应用于数字通讯和相控阵雷达天线系统中。
关键词: P I N 开关;驱动器;模拟集成电路中图分类号: TN 43111文献标识码: A D evelopm en t of a H igh Speed P IN Sw itch D r iverL I Jun ,CH EN G W ei ,PU D a 2yong(N ational L aboratory of A nalog Integ rated C ircu its ;S ichuan Institu te of S olid 2S tate C ircu its ,CE T C ,Chong qing 400060,P 1R 1Ch ina )Abstract : A h igh speed P I N s w itch driver is p resen ted 1Fab ricated w ith comp lem en tary b i po lar (CB IP )p rocesstechno logy ,the device has the advan tages of low pow er con sump ti on ,s m all size and fast speed ,w h ich facilitates the peri pheral design of the system 1It is app licab le fo r a variety of sub 2system s that requ ire h igh 2speed pow er driv 2ing 1A nd it can find w ide app licati on s in radar ,telecomm un icati on ,in strum en ts and m eters 1Key words : P I N s w itch ;D river ;A nalog I C EEACC : 2570B1 引 言随着电子技术水平的提高,数字通讯和相控阵雷达系统也得到了迅猛的发展。
特别是近年来半导体技术的不断进步,使得器件的体积不断减小,速度不断提高,为数字通讯系统向高速化、小型化、模块化方向发展注入了强大的生命力。
为了适应数字通讯系统,特别是相控阵雷达系统的高速发展,超高速P I N 开关驱动器的研制显得越来越重要。
本文介绍一种超高速P I N 开关驱动器的电路,以及作者在设计过程中的一些心得和体会,希望能对同行在今后的高速驱动集成电路研究中有所帮助。
2 电路工作原理高速P I N 开关驱动器主要由差分输入级、低温漂参考基准源、增益级和输出级四部份构成。
T TL 信号通过差分比较器与T TL 基准源相比较,产生两组互补输出信号,通过增益级放大,驱动级输出,得到具有较大驱动能力的输出信号。
传统P I N 开关驱动器的工作原理和设计相对较简单,但超高速P I N 开关驱动器的设计还是有一些需要特别关注的地方。
211 输入级该电路在输入级的设计上采用了PN P 管差分对的结构,电路图如图1所示。
图1 输入级电路原理图由于P I N 开关驱动器在使用时根据实际需要,第34卷第5期2004年10月微电子学M icroelectron icsV o l 134,№5O ct 12004输入信号和输出信号的相位有同相和反相之分,传统的驱动器输入信号与输出信号的相位要么同相,要么反相,在各系统中的通用性较差。
因此,在该电路中,我们将输入级设计为PN P 差分对结构,每路提供同相和反相两个输入端,同时还提供一个T TL 基准源(114V ),在使用时将输入信号选择合适的输入端,即可得到所需的相位。
通常,在驱动器电路中,许多输入级采用N PN 管差分对结构,这是由于N PN 管的fT通常远高于PN P 管的f T 。
但该电路电源电压为±5V ,如果使用N PN 管差分对结构,其输出信号需要一级电平转换单元,而这附加的转换单元损失的开关速度相对较大,因此采用了PN P 差分对结构。
PN P 对管射级电阻的设计上,我们没有采用通常的恒流源结构。
这是由于恒流源结构的动态电阻相当大,在增加负反馈深度的同时也会降低差分电路的跨导,开关转换速度降低,因此采用了纯电阻形式。
212 TT L 基准源在该电路中,我们设计了一个T TL 基准源(约114V ),用于为差分输入级提供参考电压。
电路原理图如图2所示。
图2 T TL 基准源电路原理图许多驱动器通常采用两个eb 结串联形式来提供参考电压。
但是,在高速驱动器的设计中,这种方式却不合适。
这是因为eb 结的正向压降(约017V )有一定的温度系数(约2mV °C ),在全温范围内(-55°C ～+125°C ),其正向压降有几百mV 的变化。
这个变化使得差分输入级的转换点有较大的波动,从而导致整个驱动器的传输延迟时间在全温范围内变化较大(变化范围2～5n s ),这在高速驱动器设计中是关键问题之一。
针对上述问题,我们在电路中设计了一种低温度漂移基准源,如图3所示。
它利用了PN P 管和N PN 管eb 结温度系数的相互补偿,抵消了温度变化所带来的基准电压变化。
同时,基准输出电压大致由两个电阻串联分压决定。
这样一种基准在小电流输出条件下,有较好的温度系数,全温范围内变化可控制在10mV 以内。
并且相对于能隙基准而言,结构简单,工艺适应性强,成品率较高。
图3 增益级和输出级电路原理图213 增益级和输出级增益级是决定驱动器传输速度最关键的单元。
从单管的角度来考虑,晶体管的开关速度是影响驱动器传输时间的关键因素之一。
现代大规模超高速集成电路的晶体管尺寸逐渐减小,开关速度逐步提高,使得一些以前无法完成的高速集成电路得以实现。
在该电路中,采用了CB IP (高速互补)工艺,其N PN 管的开关频率可以达到4GH z ,PN P 管的开关频率可以达到115GH z 。
同时,在增益级,采用了肖特基晶体管,其抗饱和的特性使得开关频率更高。
通常的驱动器增益级结构都类似74系列门电路结构。
采用一路信号来控制输出的导通和关断,同时,使用慢关断式的有源泄放结构来加速输出的截止。
但这种结构往往造成输出的导通时间和关断时间有较大的差异,并且泄放只是针对输出管,因此,其关断时间仍然较大。
在电路中,我们使用了两路互补的控制信号,分别负责输出的导通与截止。
每一路信号在驱动后级的同时,还负责另一路在截止时超量电荷的泄放,但是,这两路控制信号的瞬态响应应当尽量一致。
否则,会造成两条支路的导通与截止在时间上有先有后,这对电路的传输速度有较大的影响。
因此,采用了差分输入级的双端输出作为控制信号。
就差分电路的特点而言,其双端输出是两路互补信号,并且两路信号的动态响应比较一致。
这样,就保证了在对增益级进行控制时,两路单元导通与截止的瞬态响应相对一致,避免了上述问题。
另外,要提高电路的整体传输速度,需要增加单管的基极驱动电流,提高晶体管的导通频率;但驱动电流的增大,必然导致单管的基极超量电荷增加,截止频率下降,当驱动电流增加到一定程度时,对整个电路的传输速度就相当有害。
这在双极功率驱动器设计上通常是一个矛盾的问题。
那么,如何在增加基极驱动电流,提高晶体管导通频率的同时提高截止频率呢?从图3可以看到,在V1、V2和V4三条支路中,都有一个电容,容值在5～10p F左右。
利用电容交流导通的特性,各支路在导通瞬间,支路电流会达到30～40mA,瞬态大电流迅速驱动后级电路,后级电路完全导通后,电容截止,支路电流回落到1mA左右。
因此,这三个加速电容在提高导通频率上起着至关重要的作用。
我们还设计了V3、V6和V7三条泄放支路,当V1和V2支路在导通时三条泄放支路迅速导通,由于其导通时动态输出电阻较小,因此泄放能力更强,使得输出级在一条支路导通时,另一条支路可以迅速关断,减小了输出级由于共态导通引起传输速度下降和输出管烧毁的可能。
由于本电路输出具有双向导通能力,并且对输出正负电平的对称性有较高的要求,因此,我们借鉴了放大器N PN和PN P推挽输出结构。
但在工艺实现时,相同工作电流下的PN P管和N PN管eb结压并不一致,其输出电压也有一定的偏差。
在此,我们将输出级改为N PN推挽结构。
从图3可以看出,输出级上下各由一个达林顿复合管构成推挽结构,达林顿复合管由一个PN P管和一个N PN管构成,输出的正负电平等于电源电压减去一个PN P管的饱和压降和一个N PN管的eb结压。
由于输出电流对称,输出的达林顿复合管的工作条件基本一致,其输出电压也基本对称。
实践证明,这种结构的输出电压正负绝对值偏差在20mV以内,对称性较好。
3 设计的仿真基于CB IP工艺的器件模型,通过Cadence系统对整个电路的设计方案进行了模拟仿真。
仿真波形如图4和图5所示(模拟条件为25°C、输入信号与输出信号同相,输出负载±40mA)。
从图中可以看到,其导通时间和关断时间均小于4n s,输出高低电平幅度近似±318V。
该设计方案在全温范围内(-55°C～+125°C)还通过了容差分析(电阻阻值偏差20%,晶体管Β值偏差20%),证明该设计方案有效、可行。
图4 输入与输出信号同相时的导通波形图5 输入与输出信号同相时的关断波形4 版图设计版图设计也是高速电路设计中的关键点。
在该电路版图设计中,我们通过分析,主要针对以下几点寻求了一些解决办法。
11在高速电路的版图设计中,器件的布局应尽量紧凑,版图面积应尽量减小。
这是由于版图存在着一些分布参数(例如分布电容),而分布电容的存在对电路的动态特性有较大的影响。
21在电路的布线上,也尽量就近连接,缩短金属连线的长度。
信号通过导线跨过6135mm的芯片时,约有500～1000p s的传输延迟时间。
因此,在高速驱动器的版图设计中,采用了双层布线,它可以有效地减小金属连线的长度。
同时,在双层布线中,尽量避免上下两层连线大面积交叉,特别是较宽的电源线和输出线。
