09EDA技术第3章

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或门的逻辑描述OR2.VHD - -或门的逻辑描述OR2.VHD LIBRARY IEEE； IEEE； IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_1164.ALL； ENTITY OR2 IS PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); OR2； END ENTITY OR2； ARCHITECTURE ART1 OF OR2 IS BEGIN Y<=A OR B; ART1； END ARCHITECTURE ART1；
【例3-2】 例 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
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library ieee; use ieee.std_logic_1164.all; entity fredevider is port(clock:in std_logic; clkout:out std_logic); end; architecture behavior of fredevider is signal clk:std_logic; begin process(clock) begin if rising_edge(clock) then clk<=not clk; end if; end process; clkout<=clk; end;
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【例3-4】 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
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--非门的逻辑描述NOT1.VHD --非门的逻辑描述NOT1.VHD 非门的逻辑描述 IEEE； LIBRARY IEEE； IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_1164.ALL； ENTITY NOT1 IS PORT(A:IN STD_LOGIC; Y:OUT STD_LOGIC); NOT1； END ENTITY NOT1； ARCHITECTURE ART1 OF NOT1 IS BEGIN Y<=NOT A; ART1； END ARCHITECTURE ART1；
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类属表说明用于确定设计实体和其外部环境通信的参数传 - -类属表说明用于确定设计实体和其外部环境通信的参数传 递静态的信息，其一般书写格式如下： 递静态的信息，其一般书写格式如下： GENERIC(常数名 数据类型[ 设定值] 常数名： GENERIC(常数名：数据类型[：设定值] {常数名：数据类型[：设定值]}）； 常数名：数据类型[ 设定值]}）； ]} --结构体中的说明语句 结构体中的说明语句是对结构体的功能描述语句中将要用到 --结构体中的说明语句是对结构体的功能描述语句中将要用到 的信号(SIGNAL),数据类型(TYPE),常数(CONSTANT),元件 的信号(SIGNAL),数据类型(TYPE),常数(CONSTANT),元件 (SIGNAL),数据类型(TYPE),常数(CONSTANT), (COMPONENT),函数(FUNCTION)和过程(PROCEDURE)等加以说明 函数(FUNCTION)和过程(PROCEDURE) (COMPONENT),函数(FUNCTION)和过程(PROCEDURE)等加以说明 的语句。 的语句。 功能描述语句结构可以含有块 进程、信号赋值、 结构可以含有块、 - -功能描述语句结构可以含有块、进程、信号赋值、子程序 调用、元件例化五种不同类型，以并行方式工作的语句结构。 调用、元件例化五种不同类型，以并行方式工作的语句结构。 而在每一语句结构的内部可能含有并行运行的逻辑描述语句或 顺序的逻辑描述语句。 顺序的逻辑描述语句。
常用语句结构如下： 常用语句结构如下： 库名； LIBRARY 库名； 库名.程序包名.ALL .ALL； USE 库名.程序包名.ALL； ENTITY 实体名 IS GENERIC（类属名）； ）；] [ GENERIC（类属名）；] - 端口表）； ）；] [ PROT （端口表）；] ][实体名 END[ENTITY ][实体名 ]； ARCHITECTURE 结构体名 OF 实体名 IS 说明语句； [说明语句；] - BEGIN 功能描述语句； [功能描述语句；] - 结构体名] END [ARCHITECTURE][ 结构体名]；
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每条VHDL语句由一个分号（；）结束； 每条VHDL语句由一个分号（；）结束； VHDL语句由一个分号（；）结束 VHDL语言对空格不敏感 增加可读性； 语言对空格不敏感， VHDL语言对空格不敏感，增加可读性； VHDL语言由保留关键字组成 语言由保留关键字组成； VHDL语言由保留关键字组成； VHDL语言对字母大小写不敏感 语言对字母大小写不敏感； VHDL语言对字母大小写不敏感； 例外： 所括的字符、字符串； 例外：‘ ’、“ ”所括的字符、字符串
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二分频VHDL程序
3.3 多路选择器 多路选择器VHDL描述 描述
3.3.1 2选1多路选择器的 选 多路选择器的 多路选择器的VHDL描述 描述
【例3-1】
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ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
图5-1 mux21a实体 实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
结构体
图5-2 mux21a结构体 结构体
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3.3.1 2选1多路选择器的 选 多路选择器的 多路选择器的VHDL描述 描述
容易修改 容易修改 容易保存 容易保存
ִ特别适合于设计的电路有： 特别适合于设计的电路有： 特别适合于设计的电路有
复杂组合逻辑电路，如： 复杂组合逻辑电路， 复杂组合逻辑电路
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
状态机 状态机 等等……..
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一.VHDL的功能和标准 .VHDL的功能和标准
VHDL设计简述 二、VHDL设计简述
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VHDL主要用于描述数字系统的结构、行 VHDL主要用于描述数字系统的结构、 主要用于描述数字系统的结构 功能和接口。 为、功能和接口。 VHDL将一个设计（元件、电路、系统） VHDL将一个设计（元件、电路、系统） 将一个设计 分为： 分为： 外部（可视部分、端口） 外部（可视部分、端口） 内部（不可视部分、内部功能、算法） 内部（不可视部分、内部功能、算法）
VHDL 功能描述
ִ输入端口 输入端口 ִ输出端口 输出端口 ִ电路的行为和功能 电路的行为和功能
VHDL有过两个标准 有过两个标准： 有过两个标准
ִIEEE Std 1076-1987 (called VHDL 1987) ִIEEE Std 1076-1993 (called VHDL 1993)
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第3讲 VHDL程序设计初步 VHDL程序设计初步
§3.1
KX 什么是VHDL？
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Very high speed integrated Hardware Description Language (VHDL)
ִ是IEEE、工业标准硬件描述语言 是 工业标准硬件描述语言 ִ用语言的方式而非图形等方式描述硬件电路 用语言的方式而非图形等方式描述硬件电路
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语言结构描述中方括号“ ]”内的内容为可选内容 内的内容为可选内容。 语言结构描述中方括号“[ ] 内的内容为可选内容。 程序中的注释使用双横线“ 程序中的注释使用双横线“- -”。在VHDL程序的任何 。 VHDL程序的任何 一行中，双横线“- -”后的文字都不参加编译和综合。 一行中，双横线“ 后的文字都不参加编译和综合。 后的文字都不参加编译和综合 为了便于程序的阅读和调试，书写和输入程序时， 为了便于程序的阅读和调试，书写和输入程序时，适 用层次缩进格式，同一层次的对齐， 用层次缩进格式，同一层次的对齐，低层次的较高层 次的缩进两个字符。 次的缩进两个字符。 考虑到设计软件要求源程序文件的名字与实体名必须 一致，因此为了使用一个VHDL VHDL源程序文件能适应各个 一致，因此为了使用一个VHDL源程序文件能适应各个 EDA开发软件上的使用要求 开发软件上的使用要求， EDA开发软件上的使用要求，建议各个源程序文件的 命名与实体名一致。 命名与实体名一致。
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--与非门的逻辑描述NAND2.VHD --与非门的逻辑描述NAND2.VHD 与非门的逻辑描述 IEEE； LIBRARY IEEE； IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_1164.ALL； ENTITY NAND2 IS PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); NAND2； END ENTITY NAND2； ARCHITECTURE ART1 OF NAND2 IS BEGIN Y<=A NAND B; ART1； END ARCHITECTURE ART1；