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CMOS分频电路的设计

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CMOS分频电路的设计

摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理

的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应

的占空比。所设计电路在SMIC0.18umCMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。

1引言

目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B编码方案编码成自同步的数据流，

因此在接收端为了进行8B/10B解码，需要对数据进行1:8/1:10的串并转换；在高速收发系统中，为在特

定工艺下实现更高的传输速率，通常采用半速率结构，这样可以有效降低芯片上的时钟频率，从而使电路

能够以较低的功耗和简单的结构适应高速数据流的处理。因此为了完成对串行输入数据的1:8/1:10解复用，首先需要提供占空比和抖动性能满足相应要求的4分频或5分频时钟。本文即讨论了在高速收发系统

的接收端如何设计模式可选的4分频和5分频电路，所设计电路不仅实现了对参考时钟的4或5分频，同

时实现了分频后时钟的不同占空比。

本文第2部分简单介绍了扭环计数器的工作原理，并根据实际提出了一种类扭环计数器的分频方法；第3部分讨论了基于类扭环计数器的CMOS分频电路的设计实现与仿真；第4部分对设计过程进行了简

单总结。

2类扭环计数器的工作原理

扭环型计数器也称约翰逊计数器，是由移位寄存器加上一定的反馈网络构成的，用移位寄存器构成扭

环计数器的框图见图1，它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向

移位寄存器的串行输入端，其输入端接向移位寄存器最低位的反向输出端，因而其计数长度N=2n。经过n个时钟后，计数器的状态与初始状态正好相反，必须再经过n个时钟后才能扭回原状态。

然而由于移位寄存器由一组D触发器构成，因而只能实现对输入时钟的整数计数，也就无法完成特

定占空比的奇数分频。考虑到锁存器每级的保持时间为半个时钟周期，因而可以采用由锁存器组成的类扭

环形计数器实现时钟分频。可以想象：经两级锁存器延迟1个时钟周期，经三级延迟1.5个周期，经四级

延迟2个时钟周期，……，依次类推。而时钟分频电路要实现可控制的4分频或5分频，同时还要使占空

比满足要求，因此，可以通过相应的控制、反馈逻辑让输出时钟信号满足需要的相位关系。3分频电路的CMOS实现与仿真

根据第二部分的分析以及实际的使用要求，设计出如图2所示的时钟分频电路，图中Mode为分频模

式选择信号：Mode为低，完成对输入时钟信号clkI、clkIN的4分频；Mode为高，进行5分频。分频后

时钟进行后续的数据串并转换使用，因使用角度不同，需要产生不同的分频时钟。用于移位存储链的时钟

占空比：Mode为低，即4分频时为1:3；Mode为高，即5分频时为1:4；用作同步输出的时钟占空比均为1:1。

由图2可以看出，时钟分频模块由一个类扭环计数器和相应组合逻辑、反馈网络组成。

类扭环计数器是该电路的核心，其由图3所示的锁存器和辅助逻辑组成。该电路在Mode信号为不同

电平时可以完成对输入时钟的4分频和5分频。其工作过程可分析如下：

当控制信号Mode＝‘0’，即对时钟进行4分频时，类扭环计数器的工作路径是1s→2s→3s→4s→9s→1s，

该电路是可以自启动的，假定初时状态为10101，那么其工作过程为：

至此出现了循环，从其工作过程可以看出，分频后时钟的周期是输入时钟的4倍（8×T/2=4T），即4分

频。为了实现相应的时钟占空比要求，结合图2和上述分析中可知，输出时钟信号：clk_4_5=2s，其占空比＝1:1；clk_4_5_N=2s，其占空比＝1:1；

clk_4_5_div_1:1=4s，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:3。

当控制信号Mode＝‘1’，即对时钟进行5分频时，类扭环计数器的工作路径是1s→2s→3s→4s→5s→6s→7s→8s→9s→1s，该电路是可以自启动的，假定初时状态为100101010，那么其工作过程为：

至此出现了循环，从其工作过程可以看出，分频后时钟的周期是输入时钟的5倍（10×T/2=5T），即5分

频。为了实现相应的时钟占空比要求，结合图2和上述分析可知，输出时钟信号：

clk_4_5=2s，其占空比＝3:2；clk_4_5_N=2s，其占空比＝2:3；

clk_4_5_div_1:1=4s，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:4。

对于时钟信号clk_4_5和clk_4_5_N，其占空比应为1:1，但此处仅从电路上观察直接的功能效果并

不能达到，因此需要在2s信号输出前将其通过由缓冲器链组成的占空比调整电路，通过调整信号的上升、下降时间达到预期要求。

采用Cadence公司的Spectre仿真工具在SMIC0.18umCMOS工艺下对时钟分频电路进行仿真，可

得仿真波形如图4和图5所示。图4所示为核心电路：类扭环计数器的工作波形。图5是类扭环计数器各

级输出信号经过组合逻辑后所得到的相应分频后时钟信号。从图4、图5可以看出，时钟分频结果与预期

功能要求一致。

4小结

本文分析了用于高速收发系统接收端的时钟分频电路的设计，通过对扭环计数器计数原理的分析，提

出了一种基于类扭环计数器的分频电路，该电路可以模式可选的实现奇数分频和偶数分频，并根据实际需

要通过组合逻辑、反馈网络达到相应的占空比。文中给出了该电路的CMOS实现，并在SMIC0.18umCMOS

工艺下采用Cadence公司的Spectre进行了仿真，结果显示电路可达到预期要求。

本文作者创新点：通过对扭环计数器原理的分析，提出了一种基于类扭环计数器的分频电路，可以模

式可选的实现奇数和偶数分频，并达到相应的占空比。

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六分频加法电路的设计

六分频加法电路的设计

武汉理工大学《能力拓展训练》课程设计说明书

1 六分频加法电路的设计

1相关原理分析

1.1计数器

计数器是实现分频电路的基础，计数器包括普通计数器和约翰逊计数器两种，这两种电路均可用于分频电路中。

最普通的计数器莫过于加法（减法）计数器。以3位二进制计数器为例，计数脉冲CP通过计数器时，每输入一个计数脉冲，计数器的最低位（记为Q0，后面的依次记为Q1、Q2、）翻转一次，Q1、Q2、都以前一级的输出信号作为触发信号。分析这个过程，不难得出输出波形。

图1-1 3位二进制计数器时序图

由上很容易看出Q0 的频率是CP的1/2，即实现了2分频，Q1则实现了4分频，同理Q2实现了8分频。这就是加法计数器实现分频的基本原理。

约翰逊计数器是一种移位寄存器，采用的是把输出的最高位取非，然后反馈送到最低位触发器的输入端。约翰逊计数器在每一个时钟下只有一个输出发生变化。同样以3为二进制为例。假设最初值或复位状态是000，则依次是000、001、011、111、110、100、000这样循环。由各位的输出可以看出，约翰逊计数器最起码能实现2分频。

1.2两种计数器的比较 从以上分析可以看出约翰逊计数器没有充分有效地利用寄存器的所有状态，而且如果武汉理工大学《能力拓展训练》课程设计说明书

2 由于噪声引入一个无效状态，如010，则无法恢复到有效循环中去，需要加入错误恢复处理。但其较之加法计数器也有它的好处。同一时刻，加法计数器的输出可能有多位发生变化，因此当使用组合逻辑对输出进行译码时，会导致尖峰脉冲信号。而约翰逊计数器可以避免这个问题。

1.3 计数器的选择

本次训练要求设计的是加法分频电路，选择的是加法计数器。加法计数器实现分频较之约翰逊计数器简单，编程也容易理解一些，对于初学者也较容易上手。在前面已经讲过加法计数器实现2n的分频的方法，现在就不在赘述。

1.4 偶数分频器

如前所述，分频器的基础是计数器，设计分频器的关键在于输出电平翻转的时机。偶数分频最易于实现，要实现占空比为50%的偶数N分频，一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0，当计数器计数到N-1时，复位计数器，如此循环下去。可以根据以上两种方案设计电路和程序。

CMOS反相器电路版图设计与仿真

CMOS反相器电路版图设计与仿真

CMOS反相器电路版图设计与仿真

姓 名：邓翔

学 号：1007010033

导 师：马奎

本组成员：邓翔 石贵超 王大鹏

CMOS反相器电路版图设计与仿真

摘要：本文是基于老师的指导下，对cadence软件的熟悉与使用，进行CMOS反相器的电路设计和电路的仿真以及版图设计与版图验证仿真。

关键字：CMOS反相器 ；版图设计。

Abstract: This article is based on the teacher's guidance, familiar with cadence

software and use, for CMOS inverter circuit design and circuit simulation and

landscape and the landscape design of the simulation.

Key word: CMOS inverter;Landscape design.

一 引言

20世纪70年代后期以来，一个以计算机辅助设计技术为代表的新的技术改革浪潮席卷了全世界，它不仅促进了计算机本身性能的进步和更新换代，而且几乎影响到全部技术领域，冲击着传统的工作模式。以计算机辅助设计这种高技术为代表的先进技术已经、并将进一步给人类带来巨大的影响和利益。计算机辅助设计技术的水平成了衡量一个国家产业技术水平的重要标志。

计算机辅助设计（Computer Aided Design，CAD）是利用计算机强有力的计算功能和高效率的图形处理能力，辅助知识劳动者进行工程和产品的设计与分析，以达到理想的目的或取得创新成果的一种技术。它是综合了计算机科学与工程设计方法的最新发展而形成的一门新兴学科。计算机辅助设计技术的发展是与计算机软件、硬件技术的发展和完善，与工程设计方法的革新紧密相关的。采用计算机辅助设计已是现代工程设计的迫切需要。

电子技术的发展使计算机辅助设计(CAD)技术成为电路设计不可或缺的有力工具。国内外电子线路CAD软件的相继推出与版本更新，是CAD技术的应用渗透到电子线路与系统设计的各个领域，如电路图和版图的绘制、模拟电路仿真、工艺模拟与仿真、逻辑电路分析、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量、精确度得以保证。顺应集成电路发展的要求，集成电路CAD，确切地说是整个电子设计自动化必须要有更大的发展。随着集成电路与计算机的迅速发展，以CAD为基础的EDA技术渗透到电子系统和专用集成电路设计的各个环节。一个能完成比较复杂的VLSI设计的EDA系统一般包括10-20个CAD工具，涉及从高层次数字电路的自动综合、数字系统仿真、模拟电路仿真到各种不同层次的版图设计和校验工具，完成自顶向下的VLSI设计的各个环节和全部过程。为满足日益增大的信息处理能力的需求，主要从实现图形最小尺寸的工艺精度和提高单位面积晶体管数目的集成度两个方面来努力，还要综合考虑满足电路功能以及工作频率和功耗的性能指标。CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。

高质量七倍分频电路的设计与实现

高质量七倍分频电路的设计与实现

龙源期刊网

高质量七倍分频电路的设计与实现

作者：张继刚 李维忠

来源：《现代电子技术》2008年第06期

摘 要：提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案，并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比，该设计不仅可以节省器件资源，而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下，分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证，结果显示该方案合理可行。

关键词：奇数次分频器；格雷码计数器；时钟波形；FPGA

中图分类号：TN772 文献标识码：B

文章编号：1004-373X(2008)06-012-02

Design and Implementation of High Quality 1∶7 Frequency Divider

ZHANG Jigang，LI Weizhong

(Inner Mongolia University of Technology，Huhhot，010051，China)

Abstract：Design method of high-reliability 1∶7 clock frequency divider with half duty cycle is

brought forward，and then implementation method based on separate component or described by

Verilog HDL is paring with former design method，not only can the method

economize on hardware resource，but it can be absolutely avoided that waveform of divided

应用于频率合成器的宽分频比CMOS可编程分频器设计

应用于频率合成器的宽分频比CMOS可编程分频器设计

应用于频率合成器的宽分频比CMOS可编程分频

器设计

应用于频率合成器的宽分频比CMOS可编程分频器设计

0引言高速、宽分频范围的可编程频率分频器设计一直是射频频率综

合器设计中的难点，它的工作速度限制了频率合成器输出信号的最高频率，

它的相位噪声影响频率合成器的带内相位噪声。文中设计的可编程分频器应用于移动数字电视接收机调谐芯片，该芯片兼容了DVB-H、DAB标准，

接收的频段覆盖了460～900MHz，1400～1500MHz这两个频段。

根据整个芯片的系统方案设计，可编程分频器的工作频率为2．4～4．0GHz，实现的分频比范围为240～400，且为连续的。目前高速可编程分

频器主要包括基于双模预分频的吞脉冲分频器和基于基本分频单元的多

模分频器两种结构，前者因高速、结构简单等特点，被广泛应用在射频频

率综合器当中，同时，整个可编程分频器单元模块都采用基于源极耦合(SCL)结构的模拟电路实现，相对于在低频分频部分采用数字标准单元具有

噪声低、版图面积小等优点。检测和置数逻辑时序的设计是可编程分频器

设计的重点，它直接影响到分频器的工作频率。本文中提出一种新的检测和置数逻辑及电路实现，使得整个可编程分频器的工作频率提高了1倍。

本文首先给出r可编程分频器设计的整体结构，着重描述了可编程分频器

检测和置数逻辑电路的改进方案；最后，给出了版图设计以及电路后仿真结果。1可编程分频器的结构1．1整体结构设计基于双模预分频器

的可编程分频器结构，它由3部分构成：N／N+1双模前置预分频器、可编程计数器、吞脉冲计数器。

输入的频率首先经过预分频器进行分频，分频比由吞脉冲计数器S给

出一个信号Mode进行控制。可编程计数器P和吞脉冲计数器S同时开始

减计数，当S计数器减计数减为0时，双模预分频器分频比由N+1变为N，S计数器停止计数，P计数器继续减计数；当P计数器减计数到0时，

通过反馈回路使P，S计数器重新置数，开始新一轮的计数。因此在每一

次计数过程中首先进行了S次N+1分频，再进行了P-S次N分频，故输