(五)第8章状态机设计

状态机设计简介状态机的设计被广泛地用于时序控制逻辑中，它是许多数字系统的核心。

状态机可以应付众多应用场合的需求，覆盖宽范围的性能和复杂度；例如微处理器与VLSI外围接口的低级别控制，常规微处理器中的总线裁决和时序产生，定制的位片微处理器，数据加密和解密，传输协议等。

通常在设计周期中，控制逻辑的细节安排在最后处理，因为系统需求的改变和特征的增强会对其造成影响。

对于控制逻辑设计，可编程逻辑是一个很宽松的解决方案，因为它允许简单的修改而不必扰乱PCB板布局。

其灵活性提供了在不影响市场化时间的前提下，允许设计改动的机会。

大多数带寄存器的PAL器件应用都是需要使用状态机设计技术的时序控制逻辑。

随着技术的发展，新的高速、高性能的器件不断出现，它们简化了状态机设计的任务。

对于状态机设计，宽范围的不同功能与性能的解决方案是可行的。

在本次讨论中，我们将检验状态机执行的功能，它们在多种器件中的实现，以及它们的选择。

什么是状态机？状态机是一个以有序的方式，遍历预定的状态序列的数字设备。

状态是在电路的不同部分，测量到的一组数值。

一个简单状态机可以由以下几部分构成：基于PAL器件的组合逻辑，输出寄存器和状态寄存器。

这样一个序列发生器中的状态由状态寄存器和/或输出寄存器中所存储的值来决定。

状态机的通用形式可以用图1所示的设备来描述。

除了这一设备的输入和输出，状态机还有两个必需的组成元件：组合逻辑和存储器（寄存器）。

这类似于前面所讨论的带寄存器的记数器设计，它们本质上就是简单的状态机。

存储器用来存储状态机的状态，组合逻辑可以看成两个截然不同的功能模块：下一状态解码器和输出解码器（图2）。

当输出解码器产生实际的输出时，下一状态解码器决定状态机的下一状态。

尽管它们执行截然不同的两个功能，但是它们通常被组合成如图1所示的组合逻辑阵列。

状态机的基本操作有两部分：<!--[if !supportLists]-->1、状态机遍历状态序列，下一状态解码器基于当前状态和输入条件来决定下一状态。

state<=s0; endcase end endmodule
z<=0;
三、基于状态机的设计要点
1．起始状态的选择
起始状态是指电路复位后所处的状态，选择一 个合理的起始状态将使整个系统简洁高效。有的 EDA软件会自动为基于状态机的设计选择一个最佳 的起始状态。
2．状态转换的描述
一般使用case语句来描述状态之间的转换， 用case语句表述比用if-else语句更清晰明了。
有限状态机类型 有限状态机的Verilog描述 有限状态机的设计要点
一、两种有限状态机
二、有限状态机的Verilog描述
描述对象：
当前状态、下一状态、输出逻辑
描述方式： 单过程、双过程、三过程
单过程描述方式： 放在一个过程中描述，相当于采用时
钟信号同步，克服输出产生毛刺。但输出 逻辑相对于双过程，要延迟一个时钟周期。
end end
s3: begin if(x==0)
begin state<=s0; z<=0;
end else begin
state<=s4; z<=1; end end
s4: begin if(x==0)
begin state<=s0; end else begin state<=s4; z<=1; end end default:
双过程描述方式： 一个过程 由时钟信号触发的时序过程
（当时钟发生跳变时，状态机状态发生变 化。一般用case语句检查状态机的当前状态； 另一过程是组合过程，对于摩尔型，输出 只与当前状态有关，因此只需用case语句即 可，对米里型，因与当前状态和输入都有 关，因此可用case 语句和 if组合进行描述。

2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。

如何设计自动驾驶系统的状态机状态机模块在（自动驾驶）系统中扮演着关键的角色，它负责管理和控制各个功能的状态转换和行为执行。

今天我们来聊聊如何设计自动驾驶系统的状态机。

0.闲谈作为自动驾驶系统（工程师），从参与项目开始，就必不可少的与状态管理模块打交道，因为状态机在系统运行的全功能周期内起管理作用。

状态机这个模块，从技术实现角度来说，并没有什么难度，在网上有很多关于FSM(Fini（te）-state machine）的介绍文章，有兴趣可以自行了解。

但如何设计得巧妙、周到、精致，却很考验设计者的底蕴与对系统的理解。

大部分的（AD）AS功能都需要状态机进行状态管理，笔者手中就有不下十几份状态机的设计文档，包括FCW/LDW/AEB/（AC）C/LKA/NOP/APA/AVP等等，设计大相径庭，但细细想来内核却大同小异。

其中NOP功能的状态跳转还是比较复杂的，涉及横向、纵向控制与功能降级等逻辑，需要长期的雕琢与迭代才能设计出符合项目要求的效果。

笔者最近也在负责APA功能的状态机设计，虽然比较简单，但还是想借此机会对状态机模块做一点总结，也是对以往工作的回顾。

1.模块概述状态机模块的主要作用是跟踪系统的当前状态，并根据特定的事件和条件进行状态转换。

它可以根据（传感器）数据、车辆状态和系统输入来判断当前功能的可用性和执行条件。

状态机模块还能够监控系统的运行情况，及时响应来自驾驶决策或用户的指令，并根据需要触发相应的功能执行。

状态机模块通过定义和维护一组状态，以及状态之间的转换条件和行为，确保系统在不同的场景和条件下正确地执行相应的功能。

例如，当（检测）到前方车辆与本车距离过近时，FCW功能会被触发，状态机模块会根据预设的逻辑条件和行为来切换到相应的预警状态，并触发声音或振动等警示措施。

状态机模块的设计需要考虑各个功能之间的优先级、依赖关系和冲突情况。

它需要具备灵活性和可扩展性，以应对不同的道路情况和交通场景。