河北科技大学数电课件7

根据逻辑门的功能和输入信号的变化，输出信号只会在特定的
输入组合下发生变化。
组合逻辑电路的优点
03
结构简单，易于分析和设计。
组合逻辑电路的设计
1 2 3
采用基本逻辑门进行设计
使用AND、OR、NOT三个基本逻辑门进行组 合和连接，实现所需的逻辑功能。
采用真值表描述逻辑功能
为每个输入端口定义一个二进制数代表的开关 状态，并列出所有可能的输入组合和对应的输 出结果。
转化为电路图
根据真值表，使用逻辑门将输入和输出端口连 接起来，构成组合逻辑电路的电路图。
组合逻辑电路的应用
实现基本运算功能
如加法器、比较器、多路选择器等。
用于数据传输
如译码器、编码器等。
用于故障检测与诊断
通过设计特定的组合逻辑电路，可以检测系统或设备的故障并 进行诊断。
03
实验三：时序逻辑电路
时序逻辑电路的原理
时序逻辑电路的基本结构
包含触发器、组合逻辑电路和反馈 回路。
触发器的种类及其特性
例如，JK触发器、D触发器等。
组合逻辑电路的功能
例如，编码器、译码器、比较器等 。
反馈回路的作用
例如，通过反馈实现数据的存储和 传递。
时序逻辑电路的设计
设计步骤
明确电路的功能需求→选 择合适的触发器和组合逻 辑电路→设计反馈回路→ 调整电路参数。
THANKS
谢谢您的观看
设计实例
例如，设计一个四进制计 数器。
设计工具
例如，Multisim、 Proteus等。
时序逻辑电路的应用
计数器
用于计数、分频等。
移位寄存器
用于数据移位、串/并转换等。
寄存器

第7章 集成逻辑门电路简介
7.4 已知电路和输入信号的波形如图7.12所示，信号 的重复频率为1 MHz，每个门的平均延迟时间tpd=20 ns，试 画出：（1） 不考虑tpd影响时的波形；（2） 考虑tpd影响
第7章 集成逻辑门电路简介
图7.12 题7.4图
第7章 集成逻辑门电路简介
7.5 电路如图7.13所示。（1） 分别写出Y1、Y2、Y3、 Y4的逻辑函数表达式；（2） 若已知A、B、C的波形，试分别 画出Y1、Y2、Y3、Y4
(4) DE段。当UI≥1.4 V时，V2、V5饱和，V4截止，输 出为低电平, 与非门处于饱和状态, 所以把DE段称为饱和
第7章 集成逻辑门电路简介
4. （1） 输出高电平UOH和输出低电平UOL。电压传输特性 曲线截止区的输出电压为UOH，饱和区的输出电压为UOL。 一般产品规定UOH≥2.4 V，UOL＜0.4 V （2） 阈值电压Uth。电压传输特性曲线转折区中点所 对应的输入电压为Uth，也称门槛电压。一般TTL与非门的 Uth≈1.4 V
Y=Y1·Y2
第7章 集成逻辑门电路简介
图7.4 实现“线与”功能的电路
第7章 集成逻辑门电路简介
但是普通TTL逻辑门的输出端是不允许直接相连的，如 图7.5所示电路：设门1的输出为高电平（Y1=1）， 门2的输 出为低电平（Y2=0），此时门1的V4管和门2的V5管均饱和导通， 这样在电源UCC的作用下将产生很大的电流流过V4、V5管使V4、 V5
第7章 集成逻辑门电路简介
（3） 关门电平UOFF和开门电平UON。保证输出电平为 额定高电平（2.7 V左右）时，允许输入低电平的最大值， 称为关门电平UOFF。通常UOFF≈1 V ， 一般产品要求 UOFF≥0.8 V。 保证输出电平达到额定低电平（0.3 V）时， 允许输入高电平的最小值，称为开门电平UON。通常 UON≈1.4 V，一般产品要求UON≤1.8 V

沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，
即QDQCQBQA=DCBA。
P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低 时，各触发器的J、K端均为0，从而使计数器处于保持状态。 P、T的区别是T影响进位输出OC，而P则不影响OC。
第7章 常用集成时序逻辑器件及应用
② 同步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM-1状态时，利用SM-1状态译码产生清0信号并反馈到同 步清0端，要等下一拍时钟来到时，才完成清0动作，使计数器 返回S0。
可见，同步清0没有过渡状态，如图中实线所示。
第7章 常用集成时序逻辑器件及应用
① 异步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM状态时，利用SM状态进行译码产生清0信号并反馈到 异步清0端，使计数器立即返回S0状态。
由 于 是 异 步 清 0 ， 只 要 SM 状 态 一 出 现 便 立 即 被 置 成 S0 状 态，因此SM状态只在极短的瞬间出现，通常称它为“过渡态”。 在计数器的稳定状态循环中不包含SM状态。
第7章 常用集成时序逻辑器件及应用
① 同步置0法（前M个状态计数）。 选用S0~SM-1共M个状态计数，计到SM-1时使LD=0，等下一 个CP来到时使状态置0，即返回S0状态。这种方法和同步清0 法 类似，但必须设置预置输入DCBA=0000。 本例中M=7，故选用 0000~0110 共七个状态，计到 0110 时 同步置0，画出其态序表，设计反馈逻辑LD=QCQB，画逻辑图。
第7章 常用集成时序逻辑器件及应用
采用同步置数法：置数法是通 过控制同步置数端LD和预置输入端 DCBA来实现模M计数器。由于置 数状态可在N个状态中任选取，因 此实现的方案很多。

一、代入规 则： A•B=A+B 用A=CD代替A,等式仍成立
CD•B=CD+B=C+D+B 二、反演规则： F: 若：“•”→“+”,“+”→“•”,“0”→“1”,“1”→“0” 原变量→反变量，反变量→原变量 则：F→F 【例 如】 F1=AB+BD+ACD+0 F1=(A+B)(B+D)(A+C+D)1 F2=A+BD+ABCD F2=A•(B+D)•(A+B+C+D)
一、逻辑代数的基本运算 1、“与”运算 A F 打开—“0” 设：开关 闭合—“1” 逻辑函数式 逻辑符号 A B C B C E 灭—“0” 灯 亮—“1”
真值表 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 0 0 0 0 1
【例 4】 F=AB+AB•BC+BC =AB+AB+BC+BC =AB+AB+BC+BC+AC =AB+BC+AC 或 =AB+AB+BC+BC =AB+AB+BC+BC+AC =AB+BC+AC 可见：最简式不唯一
二、“或与”表达式的化简 最简条 件： (1)、或项个数最少(或门用的最少) (2)、在满足1的条件下，或项中变量数最少 化简方法： 1、利用对偶规则，将“或与”表达式转换为 “与或”表达式。 2、实际化简“与或”表达式。 3、利用对偶规则将“与或”最简表达式转换 为“或与”最简表达式。
最小项的性质 1)最小项为“1”的取值唯一。 如：最小项ABC,只有ABC取值101时， 才为“1”，其它取值时全为“0”。 2)任意两个最小项之积为“0”。 3)全部最小项之和为“1”。 4)某一个最小项不是包含在函数F中，就包含在反 函数F中。