锁相环常见问题解答
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CAST (Y/D) V1.3_Draft
-----------------------------------------------------------------------------------------------------------本报告为 Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI 可以随时修改本 报告而不用通知任何使用本报告的人员。 如有任何问题请与 china.support@https://www.doczj.com/doc/f412316097.html, 联系。 ------------------------------------------------------------------------------------------------------------
目
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录
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ADI 公司锁相环产品概述 ........................................................................................................................3 PLL 主要技术指标....................................................................................................................................6 2.1 相位噪声 ....................................................................................................................................6 2.2 参考杂散 ....................................................................................................................................7 2.3 锁定时间 ....................................................................................................................................9 应用中常见问题 ......................................................................................................................................10 3.1 PLL 芯片接口相关问题 ..........................................................................................................10 3.1.1 参考晶振有哪些要求？我该如何选择参考源？...........................................................10 3.1.2 请详细解释一下控制时序，电平及要求。................................................................... 11 3.1.3 控制多片 PLL 芯片时，串行控制线是否可以复用 .....................................................12 3.1.4 请简要介绍一下环路滤波器参数的设置 ......................................................................12 3.1.5 环路滤波器采用有源滤波器还是无源滤波器？...........................................................13 3.1.6 PLL 对于 VCO 有什么要求？以及如何设计 VCO 输出功率分配器？......................13 3.1.7 如何设置电荷泵的极性？ ..............................................................................................14 3.1.8 锁定指示电路如何设计？ ..............................................................................................14 3.1.9 PLL 对射频输入信号有什么要求？ ..............................................................................16 3.1.10 PLL 芯片对电源的要求有哪些？ ..................................................................................16 3.1.11 内部集成了 VCO 的 ADF4360-x，其 VCO 中心频率如何设定？..............................16 3.2 PLL 芯片性能相关问题 ..........................................................................................................18 3.2.1 锁相环输出的谐波 ..........................................................................................................18 3.2.2 锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？.......................18 3.2.3 为何我测出的相位噪声性能低于 ADIsimPLL 仿真预期值?.......................................19 3.2.4 锁相环锁定时间取决于哪些因素？如何加速锁定？...................................................20 3.2.5 为何我的锁相环在做高低温试验的时候，出现频率失锁？.......................................21 3.2.6 非跳频（单频）应用中，最高的鉴相频率有什么限制？...........................................21 3.2.7 频繁地开关锁相环芯片的电源会对锁相环有何影响？...............................................21 3.2.8 在使用 ADIsimPLL 过程中发现有的芯片有 1/f 噪声指标，而有的没有，请问 1/f 噪 声指什么？ ......................................................................................................................................21 3.2.9 在使用 ADF4150HV 时， 输出级可以通过硬件或软件进行使能或非使能选择。 RF 为 了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为 0A？此外，当 RF 输 出级非使能时，RF 输出分频部分是否也同时被非使能了？.....................................................22 3.2.10 使用 ADF4350 做宽频本振，输出不同频点测量功率不同，是否正常？.................22 3.2.11 在小数 N 分频频率合成器中，什么是整数边界杂散？如何避免？..........................22 3.2.12 使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这是为什么？.22 3.2.13 使用 ADF4107 做本振，参考输入分别为 10MHz 正弦波和方波，发现使用方波时， 本振输出信噪比要比正弦波时好 10dB 左右，请问是怎么回事？............................................24 3.3 PLL 的调试步骤 ......................................................................................................................25 3.3.1 使用 ADF7012 单片收发芯片，通过其中 PLL 模块，输入 11.0592MHz，想要得到输 出 162.2016MHz，但是正常配置并设计环路滤波器后没有输出？ ..........................................26 3.3.2 使用 ADF4350，硬件按照评估板电路搭建，软件参照参考代码及使用评估板软件生 成控制字，仍不能锁定，请问是为什么？ ..................................................................................26 3.3.3 使用 ADF4158 进行锯齿波扫频工作，但输出只有点频，并不扫频，请问可能是什
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么原因？ ..........................................................................................................................................28 3.4 为您的设计选择合适的 PLL 芯片 .........................................................................................30 3.4.1 评价 PLL 频率合成器噪声性能的依据是什么？ .........................................................30 3.4.2 小数分频的锁相环杂散的分布规律是什么？...............................................................30 3.4.3 到底用小数分频好还是整数分频好？ ..........................................................................30 3.4.4 ADI 提供的锁相环仿真工具 ADIsimPLL 支持哪些芯片，有什么优点？.................31 3.4.5 使用 ADF4350，但是数据手册中描述温度变化有可能导致失锁。请问我的设计要应 用在温度变化比较大的环境下，是否适用？ ..............................................................................32 3.4.6 ADF4360-7 频率 输出 范围为 300-1800MHz ， 请问 1500-1800MHz 频率 范围 ， ADF4360-7 该如何使用，L 值该如何选取？...............................................................................32 3.5 PLL 的几个特殊应用 ..............................................................................................................34 3.5.1 分频 – 获得高精度时钟参考源 ....................................................................................34 3.5.2 PLL，VCO 闭环调制，短程无线发射芯片..................................................................34 3.5.3 PLL，VCO 开环调制......................................................................................................34 3.5.4 解调 ..................................................................................................................................35 3.5.5 时钟净化----时钟抖动（jitter）更小..............................................................................35 3.5.6 时钟恢复（Clock Recovery）.........................................................................................35 参考资料..................................................................................................................................................36
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1 ADI 公司锁相环产品概述
ADI 是高性能模拟器件供应商，在锁相环领域已有十多的的设计经验。到目前为止，ADI 的 ADF 系 列锁相环产品所能综合的频率可达 8GHz， 几乎能够涵盖目前所有无线通信系统的频段。 ADF 系列 PLL 频率合成器不仅包括整数分频，小数分频 VCO 外置产品，还包括集成了 VCO 的产品，从而大大简化 您的设计，降低系统成本。 整数分频 PLL 小数分频 PLL 单环 PLL 双环 PLL 集成 VCO 的 PLL 快速锁定 PLL 高电压电荷泵 PLL
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ADI 公司已经发布产品
参考输 型号 输出频率 (Min) 输出频率 (Max) 入频率 (Max) (MHz) AD809 ADF4001 ADF4002 ADF4002-EP ADF4007 ADF4106 ADF4107 ADF4108 ADF4110 ADF4111 ADF4112 ADF4113 ADF4113HV ADF4116 ADF4117 ADF4118 ADF4150 ADF4150HV ADF4153 ADF4154 ADF4156 ADF4157 ADF4158 ADF4193 ADF4206 ADF4207 ADF4208 ADF4210 ADF4211 ADF4212 ADF4212L ADF4213 ADF4216 ADF4217 ADF4217L 10 MHz 10 MHz 10 MHz 10 MHz 10 MHz 10 MHz 10 MHz 300 MHz 325 MHz 200 MHz 200 MHz 200 MHz 200 MHz 200 MHz 10 MHz 120 MHz 10 MHz 155.52 MHz 19.44 104 300 300 240 300 250 250 104 104 104 104 150 100 100 100 250 250 250 250 250 300 260 300 40 40 40 115 115 115 115 115 40 40 110 9.72 MHz 200 MHz 400 MHz 400 MHz 7.5 GHz 6 GHz 7 GHz 8 GHz 550 MHz 1.2 GHz 3 GHz 4 GHz 4 GHz 550 MHz 1.2 GHz 3 GHz 4.4 GHz 4.4 GHz 4 GHz 4 GHz 6 GHz 6 GHz 6.1 GHz 3.5 GHz 550 MHz 1.1 GHz 2 GHz 1.2 GHz 2 GHz 2.7 GHz 2.4 GHz 3 GHz 1.2 GHz 2 GHz 3 GHz 4/5, 8/9 32/33, 64/65 32/33, 64/65 32/33, 64/65 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 8/9 32/33, 64/65 32/33, 64/65 32/33, 64/65 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 4/5, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 16/17, 32/33, 64/65, 8/9 8/9 32/33 32/33 1, 16, 2, 4, 8 1, 16, 2, 4, 8 4/5, 8/9 4/5, 8/9 4/5, 8/9 射频输入频率 (Max) 射频预分频器模值 供电电 流 (mA) 供电电压
17 4.5 5 5 13 13 13 15 4.5 4.5 6.5 11 16.5 4.5 4.5 6.5 40 40 12 12 26 23 25 68 9.5 16.5 14 11.5 15 11.5 12 20 18 21 7
4.5 to 5.5 V 2.7 to 5.5 V 2.7 to 3.3 V 2.7 to 3.3 V 2.7 to 3.3 V 2.7 to 3.3 V, 3 V 2.7 to 3.3 V, 3 V 3.2 to 3.6 V 5V 5V 5V 2.7 to 5.5 V 2.7 to 5.5 V 2.7 to 5.5 V 2.7 to 5.5 V 2.7 to 5.5 V 3.0 to 3.6 V 3.0 to 3.6 V 2.7 to 3.3 V 2.7 to 3.3 V 2.7 to 3.3 V 2.7 to 3.3 V 2.7 to 3.3 V 2.7 to 3.3 V 5V 5V 5V 5V 5V 5V 2.7 to 5.5 V 5V 5V 5V 5V
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ADF4218 ADF4218L ADF4219L ADF4251 ADF4252 ADF4350 ADF4360-0 ADF4360-1 ADF4360-2 ADF4360-3 ADF4360-4 ADF4360-5 ADF4360-6 ADF4360-7 ADF4360-8 ADF4360-9 137.5 MHz 2.4 GHz 2.05 GHz 1.85 GHz 1.6 GHz 1.45 GHz 1.2 GHz 1.05 GHz 350 MHz 65 MHz 1.1 MHz 4.4 GHz 2.725 GHz 2.45 GHz 2.15 GHz 1.95 GHz 1.75 GHz 1.4 GHz 1.25 GHz 1.8 GHz 400 MHz 200 MHz
40 110 110 150 150 250 250 250 250 250 250 250 250 250 250 250
2.5 GHz 3 GHz 3 GHz 3 GHz 3 GHz
32/33, 64/65 32/33, 64/65 32/33, 64/65 4/5, 8/9 4/5, 8/9 4/5, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 8/9 16/17, 32/33, 8/9 16/17, 8/9 16/17, 32/33, 8/9
25.6 7 7 13 12 27 35 35 35 35 35 35 35 35 35 23
5V 5V 5V 3V 2.7 to 3.3 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V 3.0 to 3.6 V, 3.3 V 3.0 to 3.6 V 3.0 to 3.6 V
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2 PLL 主要技术指标
2.1 相位噪声
对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通 常定义 1kHz 频率偏移）1-Hz 的带宽上的功率，单位为 dBc/Hz @ offset frequency。锁相环频率合成器 的带内相位噪声主要取决于频率合成器，VCO 的贡献很小。 相位噪声的测量需要频谱分析仪。注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响， 并且频谱仪要具有 Marker Noise 的功能，这样可以直接从频谱仪上得到 Marker Noise（PN）的值， 如果没有 Marker Noise 的功能，则需要通过 Marker 在指定偏移处测量噪声的值，然后再通过公式 （MKR Noise = MKR Value - 10logRBW）得出相噪值。高端的频谱分析仪或相位噪声测试仪往往可 以直接给出单边带相位噪声。 相位噪声是信号在频域的度量。在时域，与之对应的是时钟抖动（jitter） ，它是相位噪声在时间域里的 反映，大的时钟抖动在高速 ADC 应用中会严重恶化采样数据的信噪比，尤其是当 ADC 模拟前端信号 的频率较高时，更是要求低抖动的时钟。图 1 形象地描述了时钟抖动。
图 1 相位噪声和时钟抖动 时钟抖动可以通过相位噪声积分得到，具体实现如下：计算从给定的起始频率偏移处到结束频率（通 常定义为两倍输出频率）偏移处的相位噪声和 A，单位为 dBc；对 A 进行取对数操作；求相位抖动均 方值（rms phase jitter） ，单位为弧度；将弧度值转换成时间单位，秒或者皮秒。
图 2.
时钟抖动与相位噪声和白噪声之间的关系
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2.2
参考杂散
锁相环中最常见的杂散信号就是参考杂散。这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷 泵漏电流，以及电源退耦不够而增大。在接收机设计中，杂散信号与其他干扰信号相混频有可能产生 有用信号频率从而降低接收机的灵敏度。锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相 频率）产生交替变换（正负）脉冲电流给环路滤波器。环路滤波器对其进行积分产生稳定的控制电压。
图 3 环路锁定时，PLL 电荷泵电流输出波形 当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。 当鉴相频率较高时，由电荷泵的交替电流（源电流 I source 和汇电流 I sink ）引起的杂散占主要地位。 二者频率的界定。一般地，若电荷泵漏电流为 1nA，电荷泵电流为 1mA，电荷泵电流的失配在 4%时， 交界频率大约为 100k~200kHz。 当电荷泵处于三态的时候（绝大部分时间是如此） ，电荷泵的漏电流是杂散的主要来源。电荷泵漏电 流经过环路滤波器形成控制电压，以调谐 VCO，这样就相当于对 VCO 进行调频（FM） ，反映在 VCO 的输出，就会出现杂散信号。电荷泵漏电流越大，鉴相频率越低，这种参考杂散越大。在鉴相频率相 等的条件下， 电荷泵的漏电流与电荷泵电流的比值越大， 由电荷泵漏电流引起的参考杂散会越大。 ADI 的 PLL 产品漏电流大部分在 1nA 左右的水平上。 为了对电荷泵漏电流引起的杂散有个清楚地认识，这里给出一些仿真波形。 仿真条件如下：ADF4106， 输出频率 1GHz， 鉴相频率 25kHz， 三阶无源滤波器， 带宽 2.5Hz， 相位裕度 45 度， VCO 模型为 Sirenza VCO190-1000T。参考晶振模型 10MHz。电荷泵漏电流 1nA。
Leakage Spurs at 1.00GHz
0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100 -110 -120 -250 Spur Level (dBc)
-200
-150
-100
-50
0
50
10 0 150 200 250 Offset Frequency (kHz)
图 4 当环路滤波器变窄到 1kHz 后可以看到对这种杂散的衰减效果如下。
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Leakage Spurs at 1.00GHz
0 Spur Level (dBc) -20 -40 -60 -80 -100 -120 -250 -200 -150 -100 -50 0 50 10 0 150 200 250 Offset Frequency (kHz)
图 5 当电荷泵工作时，电荷泵的交替脉冲电流是杂散的主要来源。定义电荷泵源电流（Source current）与 汇电流（Sink current）的失配程度。
Mismatch ( % ) =
杂散增益的定义，
I source - I sink ( I source + I sink )
′ 100% 。 2
SpurGain
f = f spur
? Kf · Z ( s ) · K VCO = 20 · log ? s ? è
? ÷ ÷ s = j ·2·p · f spur ?
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2.3
锁定时间
锁相环从一个指定频率跳变到另一个指定频率 （在给定的频率误差范围内） 所用的时间就是锁定时间。 频率跳变的步长取决于 PLL 频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。 例如，GSM-900，频率步长最大为 45MHz，而 GSM-1800 为 95MHz。容许的频率误差分别为 90Hz 和 180Hz。PLL 频率合成器必须在小于 1.5 个时隙（GSM 的一个时隙是 577us）内达到锁定。 锁定时间还需要另外一个指标来度量，即 PLL 频率合成器输出达到给定相位误差范围所用的时间。 图 6 是 ADI 提供的一种测量相位锁定的方法， 该方法利用 ADI 的增益/相位联合检波器 AD8302 实现。
图 6. 相位锁定时间测量的一种方法 测量锁定时间的另一种方法是使用频谱仪，将频谱仪 span 调整为 0，即观察时域信号。如从频率 f1 跳变到频率 f2，将频谱仪频率调整到 f2 后将 span 设置为 0。将扫描时间设置为与锁定时间相当的数 量级，例如 50us，100us 等；并设置频谱仪 Trigger 为 Video，门限可设置为-30dBm 或-40dBm。控制 PLL 输出从 f1 到 f2 跳变，这是可在频谱仪上观察到输出锁定的时域变化曲线。
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3 应用中常见问题
3.1
3.1.1
PLL 芯片接口相关问题
参考晶振有哪些要求？我该如何选择参考源？
波形： 可以使正弦波，也可以为方波。 功率： 满足参考输入灵敏度的要求。 通常用 TCXO，稳定性要求< 2 ppm。这里给出几种参考的稳定性指标和相位噪声指标。 稳定性： 名称 普通晶体振荡器 SPXO 压控晶体振荡器 VCXO 温度补偿晶体振荡器 TCXO 压控振荡器 VCO 恒温控制晶体振荡器 OCXO 频率范围： ADI 提供的 PLL 产品也可以工作在低于最小的参考输入频率下， 条件是输入信号的转换 速率要满足给定的要求。 例如，ADF4106 的数据手册要求的最小参考输入信号 REFIN 为 20MHz，功率最小为-5dBm，这相当 于转换速率 （slew rate） 22.6V/us， 为 峰峰值为 360mV 的正弦波。 具体计算如下： 对正弦波 Vp*sin(2*pi*f*t) 而言，转换速率 Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50 欧姆系统） （Vp=180mV）的信号，其峰峰值为 360mV，其转换速率为 Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us 所以，只要 REFIN 功率满足要求，并且输入信号的转换速率高于 22.6V/us ，REFIN 可以工作在低于 20MHz 的条件下。具体实现是，一个转换时间为 146ns 的 3.3V CMOS 输入可以很容易的满足该项要 求。 总的来说， 用功率较大的方波信号作为参考可以使 REFIN 工作在低于数据手册上给出的最低频率 限制。 在 PLL 频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO） 。在需要微调参考的情况下使 用 VCXO，需要注意 VCXO 灵敏度比较小，比如 100Hz/V，所以设计环路滤波器的带宽不能很大（比 如 200Hz） ，否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差， 在高精度的频率设计中不推荐使用。 频率范围 （MHz） 1~100 1~60 1-60 宽 10~20 0.0005~0.01 频率稳定度 （ppm） +/-10~+/-100 +/-1~+/-50 +/-0.1~+/-5 -110 -150, -120@10Hz 非常高 相位噪声 dBc/Hz@10kHz 价格 低
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3.1.2
请详细解释一下控制时序，电平及要求。
ADI 的所有锁相环产品控制接口均为三线串行控制接口。如图 7 所示。要注意的是：在 ADI 的 PLL 产品中，大多数的时序图如图 7 中上面的图所示，该图是错误的，正确的时序图如图 7 中下面的图所 示，LE 的上升沿应跟 Clock 的上升沿对齐，而非 Clock 的下降沿。
图 7 PLL 频率合成器的串行控制接口（3 Wire Serial Interface） 控制接口由时钟 CLOCK，数据 DATA，加载使能 LE 构成。加载使能 LE 的下降沿提供起始串行数据 的同步。串行数据先移位到 PLL 频率合成器的移位寄存器中，然后在 LE 的上升沿更新内部相应寄存 器。注意到时序图中有两种 LE 的控制方法。 SPI 控制接口为 3V/3.3V CMOS 电平。 另外，需要注意的是对 PLL 芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片 资料中的描述。特别地，在对 ADF4360 的寄存器进行操作时，注意在写控制寄存器和 N 计数器间要 有一定的延时。
图 8 控制信号的产生，可以用 MCU，DSP，或者 FPGA。产生的时钟和数据一定要干净，过冲小。当用 FPGA 产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线
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上并联一个 10~47pF 的电容，来吸收这些毛刺。 3.1.3 控制多片 PLL 芯片时，串行控制线是否可以复用
一般地，控制 PLL 的信号包括：CE，LE，CLK，DATA。CLK 和 DATA 信号可以共用，即占用 2 个 MCU 的 IO 口，用 LE 信号来控制对哪个 PLL 芯片进行操作。多个 LE 信号也可以共用一个 MCU 的 IO 口，这时需要用 CE 信号对芯片进行上电和下电的控制。 3.1.4 请简要介绍一下环路滤波器参数的设置
ADIsimPLL V3.3 使应用工程师从繁杂的数学计算中解脱出来。 我们只要输入设置环路滤波器的几个关 键参数，ADIsimPLL 就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率 PFD，电荷泵电流 Icp，环路带宽 BW，相位裕度，VCO 控制灵敏度 Kv，滤波器的形式（有源还是无 源，阶数） 。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器 件的就可以。 通常环路的带宽设置为鉴相频率的 1/10 或者 1/20。 相位裕度设置为 45 度。 滤波器优先选择无源滤波器。 滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪 声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上 看到的转折频率大于所设定的环路带宽。
Open Loop Gain at 1.00GHz
60 40 20 0 Gain (dB) -20 -40 -60 -80 -100 -120 -140 1k 10k 100k Am plitude Phase 0 -20 -40 Phase (deg) Gain (dB) -60 -80 -100 -120 -140 -160 -180 1M 10M Frequency (Hz) 20 0 -20 -40 -60 -80 -100 -120 -140 1k 10k 100k
Closed Loop Gain at 1.00GHz
Am plitude Phase 0 -20 -40 -80 -100 -120 -140 -160 -180 1M 10M Frequency (Hz) Phase (deg) -60
Phase Noise at 1.00G Hz
-60 -70 -80 Phase Noise (dBc/Hz) -90 -100 -110 -120 -130 -140 -150 -160 1k 10k 100k 1M 10M Frequency (Hz) Total Loop Filter Chip Ref VCO
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图 9
3.1.5
环路滤波器采用有源滤波器还是无源滤波器？
有源滤波器因为采用放大器而引入噪声， 所以采用有源滤波器的 PLL 产生的频率的相位噪声性能会比 采用无源滤波器的 PLL 输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常 用的一种结构。PLL 频率合成器的电荷泵电压 Vp 一般取 5V 或者稍高，电荷泵电流通过环路滤波器 积分后的最大控制电压低于 Vp 或者接近 Vp。如果 VCO/VCXO 的控制电压在此范围之内，无源滤波 器完全能够胜任。 当 VCO/VCXO 的控制电压超出了 Vp，或者非常接近 Vp 的时候，就需要用有源滤波器。在对环路误 差信号进行滤波的同时，也提供一定的增益，从而调整 VCO/VCXO 控制电压到合适的范围。 那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标： 低失调电压（Low Offset Voltage） [通常小于 500uV] 低偏流（Low Bias Current） [通常小于 50pA] 如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。 这里提供几种常见的 PLL 滤波器应用放大器的型号。 AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27 3.1.6 PLL 对于 VCO 有什么要求？以及如何设计 VCO 输出功率分配器？
选择 VCO 时，尽量选择 VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。 选用低控制电压的 VCO 可以简化 PLL 设计。 VCO 的输出通过一个简单的电阻分配网络来完成功率分配。从 VCO 的输出看到电阻网络的阻抗为 18+(18+50)//(18+50)=52ohm。形成与 VCO 的输出阻抗匹配。下图中 ABC 三点功率关系。B，C 点的 功率比 A 点小 6dB。
From VCO A 18R
18R
To RF output B To N Divider C 50 50
18R
图 10
13
如图是 ADF4360-7 输出频率在 850MHz~950MHz 时的输出匹配电路， 注意该例是匹配到 50 欧的负载。 如果负载是 75 欧，那么匹配电路无需改动，ADF4360-7 的输出级为电流源，负载值的小变动不会造 成很大的影响，但要注意差分输出端的负载需相等。
图 11 ADF4360-7 输出匹配电路 3.1.7 如何设置电荷泵的极性？
在下列情况下，电荷泵的极性为正。 l 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，输出频率增大） 。 在下列情况下，电荷泵的极性为负。 l 环路滤波器为有源滤波器，并且放大环节为反相放大；VCO 的控制灵敏度为正。 l 环路滤波器为无源滤波器，VCO 的控制灵敏度为负。 l PLL 分频应用，滤波器为无源型。即参考信号直接 RF 反馈分频输入端，VCO 反馈到参考输入的 情况。
3.1.8
锁定指示电路如何设计？
PLL 锁定指示分为模拟锁定指示和数字锁定指示两种
图 12 鉴相器和电荷泵原理图 数字锁定指示： 当 PFD 的输入端连续检测到相位误差小于 15ns 的次数为 3(5)次，那么 PLL 就会给出数字锁定指示。
Phase _ Error =
leakage_current ′ TPFD Icp
数字锁定指示的工作频率范围：通常为 5kHz~50MHz。在更低的 PFD 频率上，漏电流会触发锁定指示
14
电路；在更高的频率上，15ns 的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用 模拟锁定指示。 模拟锁定指示 对电荷泵输入端的 Up 脉冲和 Down 脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电 路的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT 输出端单独 加上拉电阻的情况） 。
图 13 模拟锁定指示的输出级为 N 沟道开漏结构，需要外接上拉电阻，通常为 10KOhm~160kohm。我们可 以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
7 15 16 A Vdd DV dd Vp 6 5 FinA FinB CP 2 C1 4.99nF A DF4106/ A DF4107 F out Gn d 8 10 13 Re ren fe ce TCXO 10 12 11 1 Rset 5.1 0k Re In f CE LE Da ta Clock R se t Gn d 3 G nd 4 Gn d G nd 9 9 14 R2 0 1.0 0k C2 0 25 0p Vcc R2 1 16 0k Lo De ck tect Ou t R1 32 8 C2 67 .9nF R2 67 1 C3 2.2 3nF Ct 47 .0pF V CO V 19 00 CO 0-1 0T
V Su ly pp V+
MUXO UT
Lock Detect Output
3.0 2.5 LD Output (V) 2.0 1.5 1.0 500.0m 0 0 50 100 150 200 250 300 350 400 450 500 Time (us)
No sADF41 te 06: 1 V is the Ch . p arge P p pow r su um e pply 2 V >= Vd . p d 3 CEm b HIGHtoope . ust e rate 4 TSS p ou sho n . OP in ts w 5 Co . nsult m nu cture data a fa r's sh t for full d ee etails
图 14 误锁定的一个条件： 参考信号 REFIN 信号丢失。 REFIN 信号与 PLL 频合器断开连接时， 显然会失锁； 当 PLL 然而， ADF41xx 系列的 PLL，其数字锁定指示用 REFIN 时钟来检查是否锁定，如果 PLL 先前已经锁定，REFIN 时钟 突然丢失，PLL 会继续显示锁定状态。解决方法是使用模拟锁定指示。 当 VCXO 代替 VCO 时，PLL 常常失锁的原因。 以 ADF4001 为例说明。 VCXO 的输入阻抗通常较小 （相对于 VCO 而言）大约为 100kohm。 ， 这样 VCXO 需要的电流必须由 PLL 来提供。PFD=2MHz， Icp=1.25mA，Vtune=4V，VCXO 输入阻抗=100kohm， VCXO 控制口电流=4/100k=40uA。在 PFD 输入端，用于抵消 VCXO 的输入电流而需要的静态相位误
15
差
= VCXO_current 40uA ′ T PFD = ′ 500ns = 16ns Icp 1.25mA
16ns>15ns，所以，数字锁定指示为低电平。 解决方法 1，使用模拟锁定指示。 解决方法 2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。 3.1.9 PLL 对射频输入信号有什么要求？
频率指标： 可以工作在低于最小的射频输入信号频率上， 条件是 RF 信号的 Slew Rate 满足要求。 例如， ADF4106 数据手册规定最小射频输入信号 500MHz，功率为-10dBm，这相应于峰峰值为 200mV，slew rate=314V/us。如果您的输入信号频率低于 500MHz，但功率满足要求，并且 slew rate 大于 314V/us， 那么 ADF4106 同样能够正常工作。通常 LVDS 驱动器的转换速率可以很容易达到 1000V/us。 Slew Rate=dv/dt|max=2*pi*f*Vp=314V/us 3.1.10 PLL 芯片对电源的要求有哪些？ 要求 PLL 电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实 现如下： 在电源引脚出依次放置 0.1uF，0.01uF，100pF 的电容。最大限度滤除电源线上的干扰。大电容的等效 串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可 以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转 折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。 2.2uF 0.1uF 0.01uF 1000pF 100pf
图 15 另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。 3.1.11 内部集成了 VCO 的 ADF4360-x，其 VCO 中心频率如何设定？ VCO 的中心频率由下列三个因素决定。1. VCO 的电容 CVCO，2. 由芯片内部 Bond Wires 引入的电感 LBW，3. 外置电感 LEXT。即
fO = 1 2p CVCO ′ ( LINT + LEXT )
16
其中前 2 项由器件决定，这样只要给定一个外置电感，就可以得到 VCO 的输出中心频率。VCO 的控 制灵敏度在相应的数据手册上给出。作为一个例子，图 14 和图 15 给出了 ADF4360-7 的集成 VCO 特 性。
图 16. ADF4360-7 VCO 输出中心频率与外置电感的关系.
图 17. ADF4360-7 VCO 的灵敏度与外置电感的关系 电感的选取，最好选用高 Q 值的。Coilcraft 公司是不错的选择。市面上常见的电感基本在 1nH 以上。 更小的电感可以用 PCB 导线制作。这里给出一个计算 PCB 引线电感的简单公式，如图 16 所示。
图 18 导线电感的模型
17
3.2
3.2.1
PLL 芯片性能相关问题
锁相环输出的谐波
一般地，锁相环的输出都会包含基波的谐波分量。下图为 ADF4360-7 输出 400MHz 时的 2nd，3rd 和 4th 谐波分量，在芯片资料中一般都会给出这些指标。因为与基波离得比较远，所以用一个低通滤波 器就可以很好地滤除掉。
图 19 3.2.2 锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
参考晶振（TCXO，VCXO）和 R 分频，PLL 电荷泵，压控振荡器（VCO） 分频。 ，N 锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频 1/N，电荷泵，VCO。这四部分贡献项 可以用公式来表示。
STOT = ( S REF + S N
2
2
? 1 ? ) · ? 1 +G ? + SCP2 · ? K ÷ ? ÷ è GH ? è d?
2
2
? ? ? ?2 G 1 2 · ? ÷ + SVCO · ? ÷ ， è 1 + GH ? è 1 + GH ?
2
图 20 锁相环相位噪声贡献项模型
18
对 S REF + S N 来说，系统闭环增益
2 2
G 为低通特性，所以在环路带宽内，参考输入的相位噪声和 1 + GH
N 分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪， 因为参考源并未变化） 。同样对 S CP 2 来说，它对系统的相位噪声的影响也取决于系统的闭环增益
G ，与前面第一项的不同之处是，它还受限于电荷泵的增益 K d ，所以在环路的带宽内，电荷泵 1 + GH
的相位噪声也很重要。对 SVCO
2
项来说，它对系统的相位噪声的影响取决于
1 1 ，而 1 + GH 1 + GH
的幅频特性为高通，所以在环路带宽内 VCO 的贡献项可以忽略不计。如下图所示。绿色线为 参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。红色实线为 VCO 的相位噪声，虚线是经 过高通滤波器后的相位噪声。粉红色实线是 PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低 通滤波器的相位噪声。黑色实线为合成的相位噪声输出。
N O IS E R E D U C T IO N B Y L O O P P L L N O IS E T O T A L N O IS E
V C O N O IS E
R E F N O IS E
LO G SC A LE
图 21 减小相位噪声的措施： （1） 增大鉴相频率（N 变小） （2） 缩小环路带宽（限制噪声） （3） 增大电荷泵电流（Kd） （4） 参考晶振选用更低噪声的产品。 如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太 大，应该检查参考晶振，电荷泵的电流，PLL Core Power Level。 3.2.3 为何我测出的相位噪声性能低于 ADIsimPLL 仿真预期值?
目前的 PLL 集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的 PLL 该性能可能会更低。 他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADIsimPLL 提 供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的： PLL 芯片工作的电源纹波足够低--------------不会恶化噪声基底。 PLL 芯片的 RF 反馈输入（VCO 的输出）具有合适的驱动能力，-----------不容许计数器错误计数。 PLL 芯片的 REF 参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。 PLL 环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。 VCO 的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
19
常见问题汇总 1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟（至少100M以上），请问这个时钟一定要从FPGA外面引进来吗？ 通常情况下一定要从FPGA外面引进来，首选是GXB模块的专用时钟引脚，或上下BANK 的专用时钟输入脚。时钟是至少60M以上。 2. 如果我一个FPGA里面有多个alt2gxb模块，是否能共用一个这样的输入时钟？ 可以。 3. gxb模块里面的Calibration clk 是干嘛用的，能不能不用它？ 校准内部匹配电阻用。此时钟可以内部提供，频率在10M到125M都可以，如果外部时钟不合适的话，甚至可以用逻辑来分频（比如参考钟是156M，内部触发器作个2分频就可以用了。 4. 用到gxb模块的bank的参考电压是否必须接1.5V？因为我看到资料上有3.3V的CML 和LVDS电平（附件里面的截图） gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。 5. gxb模块的输入端如果平时不需要传数据，是否置0？还是需要我们在数据线上发送别的数据，是否gxb模块能自动发送同步码？ 平时可以置0，但在上电后，你必须首先发送对端接收侧的word aligner码型（通常用k28.5), 这是需要手工控制的。 6. LVDS模块没有同步码，做接收时好像没办法数据对其，比如8比特数据容易错开2、3位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗 通常需要逻辑去进行word aligner操作，如同GXB一样。某些特定情况下可以预先知道边界。这个问题讨论过好多次了，所谓的特定情况你可以看STRATIX II手册（不是Stratix II GX 手册），搜索“Differential I/O Bit Position” 7.请问在alt2gxb模块，有两个时钟：pll_inclk和cali_clk，手册上说cali_clk要求不是很高，可以用计数器产生，那么输入的并行数据txdata_in应该用哪个时钟锁存呢？ cali_clk仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。txdata_in应该用 tx_clkout锁存。 8.pll_inclk可不可以用内部锁相环产生，然后输出经过一个差分时钟驱动，再送到gxb所在bank的REFCLK引脚？或者直接内部锁相环产生，直接送给gxb模块使用？ 出于时钟质量考虑，我们不推荐用FPGA内部的锁相环来提供GXB的参考时钟，尤其是2SGX工作在3Gbps以上时。 速率低时如果客户一定要用PLL级联，在quartus.ini文件（注意该文件不是自动产生的，需要用户自己创建，放在当前工程根目录下）中包含下面这句话，如你描述的通过外部走线绕一下提供参考时钟没有必要。 siigx_allow_pll_cascade_to_tx_pll=on 9.在仿真时我直接加入激励数据给发送模块，它的串行输出再直接复制给接收模块，可是没有任何结果，请问有没有一种有效的仿真方法来仿真alt2gxb模块？ 仿真时你需要激励一下powerdown信号，起始给高电平，过一会儿拉低。同时提供准确频率的参考时钟。 10.如果某个bank用到了LVDS模块，是不是这个bank的参考电压应该接2.5V，而IO电压仍然3.3V？ 对lvds, IO电压是3.3V,参考电压不需要提供 11. 我在130 II gx里面放了几个GXB模块，设置的是100M输入时钟，数据率4G，线宽是32位，这样模块就没有rx_outclk这个信号线了，那么receiver的输出数据靠哪个时钟来锁呢？ 你把rate matcher那个功能取消掉就可以由rx_outclk的输出了 12. 还有综合的时候报错说：
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
ADuC7XXX系列常见问题解答 编写人CAST(NZ,A W) 版本号Rev 1.1 ------------------------------------------------------------------------------------------------------------ 本报告为Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI可以随时修改本报告而不用通知任何使用本报告的人员。 如有任何问题请与china.support@https://www.doczj.com/doc/f412316097.html, 联系。 ------------------------------------------------------------------------------------------------------------
目录 1简介 (1) 1.1产品简介 (1) 1.2参考资料 (1) 2ADuC7XXX系列常见问题 (3) 2.1ADUC7XXX系列开发工具问题 (3) 2.1.1ADUC7XXX系列的开发方法和开发工具是怎样的？ (3) 2.1.2为什么无法下载程序至ADuC7XXX? (4) 2.1.3在使用Keil或IAR编译时，程序是否会有大小的限制？ (6) 2.2ADuC7XXX系列应用问题 (6) 2.2.1什么是IAP，它有什么用途，ADUC7XXX系列单片机是否支持IAP？ . 6 2.2.2ADUC702X系列单片机的功能很强大，我怎么才能迅速掌握每一种功能 的寄存器配置和编程方法？ (7) 2.2.3如何扩展ADUC7XXX系列单片机外部存储区？ (7) 2.2.4ADUC702X系列单片机的四个外部中断都是高电平触发，怎么才能实现 边沿触发呢？ (8) 2.2.5当使用ULINK调试器的时候，程序可以正常的下载到ADuC7XXX系列 单片机中，但在利用KEIL进行Debug时，为什么会显示存储器不匹配？ (9) 2.2.6对于ADUC702X系列单片机，当使用外部晶体或信号源的时候，需要如 何配置才能利用它们产生系统时钟？ (10) 2.2.7ADUC702X系列单片机内部温度传感器的作用是什么？ (11) 2.2.8MicroConverter分别有模拟地和数字地引脚，PCB中如何处理？ (11) 2.2.9使用I2C接口时需要注意什么？ (12) 2.2.10ADUC7128/ADUC7129的FLASH/EE存储器(0x80000 to 0x9F800)被分成 了62K和64K的两块，它们分别占用哪块地址空间? (12) 2.2.11在ADUC7XXX系列单片中定义的变量都是多少位的? (12) 2.2.12如何在ADUC702X系列单片机中实现中断服务程序？ (13) 2.2.13各种各样的接口怎么与ADUC7XXX系列单片机通讯？ (13) 2.2.14为什么利用ADUC702X内部的定时器时，有时候理论值与实际定时时间 不符？14 2.2.15使用ADUC702X系列单片机内部ADC的时候应该注意什么？ (14) 2.2.16JLINK，ULINK，MIDASLINK与IAR，KEIL编译软件之间是什么配合 使用关系？ (14) 2.2.17为什么不能使用USB转串口线下载程序？ (14) 2.2.18为什么不能不能使用mIDAS-Link进行调试？ (14) 2.2.19ADuC7xxx数据手册中的DACx引脚介绍中的ADC input是什么意思？ 15 2.2.20关于ADuC7026 Demo board下载问题 (15) 2.2.21ADuC7023评估板下载使用哪个I2CWSD (15) 2.2.22ADuC7060内部PGA如何使用？ (16) 2.2.23关于ADuC7023不同版本的评估板有何差别？ (16) 2.2.24USB-I2C/LIN-CONVZ Dongle如何安装？ (17) 2.2.25ADuC7xxx评估套件中EV AL-ADUC7xxxQSPZ与EV AL-ADUC7xxxQSZ
几种常见锁相环分析 并网变换器对锁相环的基本要求： （1）电网电压经常发生跌落、闪变等动态电能质量问题，并且这些异常的出现均是不可预计而且需要及时补偿的。所以要求并网变换器能够对电网电压相位的变化在ms级的时间内能做出快速的响应，即要求并网变换器的锁相方法要有良好的动态性能，保证当电压跌落和骤升时不对锁相性能造成太大影响。 （2）三相电压不平衡时，要求电力电子装置的锁相方法能够捕获正序基波分量的相位，对三相不平衡情况有很强的抑制作用。 （3）锁相环应该能快速检测到电网电压发生相位、频率突变等问题。 （4）要求锁相方法对畸变电压要有很强的抑制作用。 （5）对于一些电力补偿装置如动态电压恢复器，锁相方法不仅要实时检测网侧电压的相位，而且要实时监测网侧电压的幅值变化状况用来判断并决定电力补偿装置的工作模式 1、基于低通滤波器的锁相方法 Karimi-Ghartemani.M和Reza Iravani.A提出了基于低通滤波器的锁相方法，其原理如图所示。三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。 原理及R 优点：避免检测过零点带来的问题 缺点：1、在设计低通滤波器时，需要在系统滤波器的鲁棒性和动态响应之间做出折中的选择，较低的截止频率可以抑制系统谐波对相位检测的干扰，但是也相应的降低了系统的响应速度。2、这种方法需求得反三角函数值，计算速度较慢，尤其在系统频率变动和三相电压不平衡时，对畸变电压的抑制作用弱，因此无法正确锁相。 参考文献Method for Synchronization of Power Electronic Converters in Polluted and Variable-Frequency 2、基于空间矢量滤波器(SVF)的锁相方法 空间矢量滤波器是一种用于空间矢量滤波的新型滤波器，它是基于电网电压的αβ分量相互关系相互影响的基础上提出的。这时候电压矢量可以视为以恒定的幅值和频率旋转，有两个输入量 原理
高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日
锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。
图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
基于MC145152+MC12022+MC1648L+LM358 的锁相环电路 一、MC145152（鉴相器） MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是MC145152－1 芯片的改进型。主要具有下列主要特征： （1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。 （2）它有 A 计数器和N 计数器两个计数器。它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。其中，A、N 计数器可预置。N 的取值范围为3～1023，A 的取值范围为0～63。A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。 （3）它有一个参考振荡器，可外接晶体振荡器。 （4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。 （5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。 MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。MC145152－2的原理框图如图1 所示 MC145152－2 的工作原理：参考振荡器信号经R 分频 器分频后形成fR 信号。压控振荡器信号经双模P/(P＋ 1)分频器分频，再经A、N 计数器分频器后形成fV 信 号，fV＝fVCO/(NP＋A)。fR 信号和fV 信号在鉴相器中 鉴相，输出的误差信号（φR、φV）经低通滤波器形成 直流信号，直流信号再去控制压控振荡器的频率。 当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A） fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和 准确度的任意频率。原理框图如右图：
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.doczj.com/doc/f412316097.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？
?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？ 问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。 功率：满足参考输入灵敏度的要求。
基于VisSim的锁相环性能仿真 摘要 锁相环技术(PLL)是一门能够时相位不需要外界条件而自行控制刚兴起的技术。锁相也叫相位锁定,我们也可称之为自动相位控制(APC),能使相位自行调整，能让两个信号相位同步。上面的功能锁相环都能实现，同时其为进行负反馈的控制性系统。由于锁相环具有捕获，跟踪和窄带滤波的作用；因此，被应用在通信、微处理器、以及卫星等许多领域。在通信电路里，锁相环是一个重要部分，广泛应用于时钟系统设计中，包括相位同步等的。 本论文首先介绍锁相环历史发展和现在的研究进度，接着论文首先介绍了模拟锁相环，因为它是我们要进行后续研究的基石，于是它的工作原理就显得非常重要。同时简单介绍了鉴相器、压控振荡器、环路滤波器工作原理等。着重分析了锁相环的跟踪特性、捕获特性等各种特性。我们进行了锁相环的数学模型的分析并且推导了环路方程，得到了需要的结论。在分析和设计的过程中，同时本论文中主要通过对VisSi m/comm软件的学习和使用，利用其丰富的模板以及本科对锁相环原理知识的掌握对电路进行仿真。后将学习总结出的相应理论与VisSim/comm中丰富的模块相结合实现仿真系统的建模,并且调整参数观察仿真波形输出，观察效果，最终对设计结论进行总结。因VisSim/comm主要实现的就实通信系统的仿真，我们用其来实现锁相环性能的仿真，因此本论文主要介绍了用VisSim/comm来实现输入为复信号的锁相环的线性跟踪。和调频信号的解调，BPSK的载波同步的仿真实现等等。 关键词：锁相环技术；VisSim软件；仿真；跟踪
Abstract The technology of phase locked loop (PLL) is a new technology for automatic phase contr ol. Phase locked is locking phase, we can also call it automatic phase control (APC), and the phase synchronization of two signals can be obtained by the method of phase automatic adju stment .The phase lock loop is the phase negative feedback control system for the task. Beca use of the capture, tracking and narrow band filtering, the phase lock loop is applied in many fields such as communication, microprocessor and satellite and so on. In the communication circuit, the PLL is an important part of the clock system designing, including the phase sync hronization and so on. Firstly this paper introduces the history of the PLL and the progress of the research. Then, the basic principle of PLL is introduced based on the structure of the traditional analog PLL. At the same time, the working principle of the phase detector, the voltage controlled oscillat or and the loop filter are simply introduced. The performance of the phase locked loop and th e performance of the PLL are analyzed. We analyze the mathematical model of the phase loc ked loop and deduce the loop equation, and get the conclusions. In the process of analysis an d design. At the same time in this paper mainly through the learning and use of software Vis Sim/comm,. To make the circuit simulation ,we use the PLL principle knowledge we learn w hen we are masters and make use of the rich templates and undergraduate. And then combini ng the theory summed up we learnt with the abundance modules of VisSim/comm to realize t he simulation system modeling, and adjust the parameters of the simulation waveform output observation, observation effect, the final conclusion of the design were summarized in this p aper. Because of VisSim/comm is mainly to achieve the real communication system simulati on, we used to realize the simulation of phase-locked loop performance, so this paper mainly introduces the VisSim/comm to realize input for a complex signal of the PLL linear tracking, input for income of complex signal and real signal tracking performance in comparison. An d demodulation of FM signal and BPSK carrier synchronization simulation and so on. Keywords: Phase Locked Loop technology;VisSim/comm software; simulation; tracke d 目录
锁相环CD4046设计频率合成器 ------集成电路考试实验设计报告 学校：福州大学 学院：物理与信息工程学院 班级：09级信息工程类2班 姓名：吴志强学号：110900636 姓名：吴鑫学号：110900635
目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (3) （一）、振荡源的设计 (3) （二）、N分频的设计 (3) （三）、10HZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、调试步骤 (6) 七、参考文献 (7) 附录：各芯片的管脚图 (7)
锁相环CD4046设计频率合成器 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 10Hz 2．频率范围：1kHz—10kHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO 输出信号经可编程分频器（N分频） 后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率) 当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2。 四、设计方法 （一）、振荡源的设计 用CMOS与非门和1M晶体组成 1MHz振荡器，如图14。图中Rf 使 F1工作于线性放大区。晶体的等效 电感，C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。 F1、F2、F3使用CD4049。 （二）、N分频的设计 用三片4522组成1——10kHZ频率合成器 CD1522的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1
习 题 5.1 通常有哪几类反馈控制电路？每一类反馈控制电路比较和控制的参量是什么？要达到的目的是什么？ 解：根据需要比较和调节的参量不同，反馈控制电路可分为以下三种。 自动电平（或增益）控制电路（AGC ）；自动频率控制电路（AFC ）；自动相位控制电路（APC ），自动相位控制电路又称为锁相环路（PLL ）。 AGC 电路比较的参量为电压振幅，控制的参数是可控增益放大器的增益；要达到的目的是，当输入信号幅度在较大范围变化时，使输出信号幅度基本不变。 AFC 电路比较的参量为频率，控制的参数是VCO 的输出频率；要达到的目的是，保证振荡器（VCO ）的振荡频率基本不变。 APC 电路（或PLL ）比较的参量为相位，控制的参数是VCO 的输出频率；要达到的目的是，使受控振荡器（VCO ）的频率和相位均与输入信号保持确定的关系。 5.2题图5.2所示为一RC 振荡器自动稳幅电路，试分析其工作原理。 解：二极管D 、稳压管D Z 、电阻R 3和R 4、电位器RP 、电容C 3组成该自动 R f D Z D T v o 题图5.2
幅度控制电路的幅度检波电路。D 为检波二极管，R 4和RP 为检波负载电阻，C 3为检波负载电容，R 3为限流电阻。检波电路检测输出电压v o (t)的负半周幅度。当输出电压幅度V O 小于D Z 的击穿电压U Z 与D 的正向导通电压U D 之和时，检波器不工作，场效应管T 工作于零偏压，其漏源间的电阻r ds 最小，增益最大，V O 增大。当输出幅度增大到om Z D V U U >+时，检波器进入工作状态，场效应管T 的反向偏压增大，其漏源间的电阻r ds 也增大，增益下降，V O 增大减缓直到停止。R 3的接入可以减小D 导通时C 3的充电电流，以减小输出负半周的切削失真。 5.3 题图5.3所示为接收机AGC 电路的组成方框图。已知A r ＝1，ηd ＝1，可控增益放大器的增益特性为：当v e ＝0时，A =A max ，当e 0v ≠时，e e 12 ()12A v v = +。当可控增益放大器输入电压振幅（V im ）min =250μV 时，输出电压振幅 （V om ）min =0.3 V 。若当 im max im min ()1000()V V =时，要求om max om min () 2()V V ≤，试求直流放大器的 增益A 1及基准电压v r 的最小允许值。 题图5.3 解：当v e ＝0时，A =A max ，当e emax v v =时，A =A min 已知 5min max min ()3101200()250 om im V A V ×=== 要求 max min max min max min ()2()2 2.4()1000()1000 om om im im V V A A V V = ≤== 由于e d om 1r v V A v η=?，当 V om ＝（V om ）min 时，e emin 0v v ==，